文献

J-GLOBAL ID：201202265708305317   整理番号：12A1602560

ナノメータ低電圧CMOSデータ変換器用の時間ベース全ディジタルシグマ-デルタ変調器

Time-based all-digital sigma-delta modulators for nanometer low voltage CMOS data converters

著者 (4件)： LIN Yiqiao (The Analog VLSI Lab, Dep. of Electrical and Computer Engineering, 2015 Neil Avenue, 43210, Columbus, OH, USA) ,  LIN Yiqiao (The ElectroScience Lab, Dep. of Electrical and Computer Engineering, 2015 Neil Avenue, 43210, Columbus, OH, USA) ,  ISMAIL Mohammed (The Analog VLSI Lab, Dep. of Electrical and Computer Engineering, 2015 Neil Avenue, 43210, Columbus, OH, USA) ,  ISMAIL Mohammed (The ElectroScience Lab, Dep. of Electrical and Computer Engineering, 2015 Neil Avenue, 43210, Columbus, OH, USA)
資料名： Analog Integrated Circuits and Signal Processing  (Analog Integrated Circuits and Signal Processing)
巻： 73  号： 3  ページ： 801-808  発行年： 2012年12月 
JST資料番号： W0439A  ISSN： 0925-1030  CODEN： AICPEF  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 位相ベースデルタ-シグマ(ΔΣ)アナログ/ディジタル変換器(ADC)を提案し,その概念を二つのアーキテクチャを用いて実証した。第一のアーキテクチャは遅延同期ループ(DLL)を機構を採用している。それは,フィードバック経路中に電圧制御遅延線(VCDL)ベース量子化器と電荷ポンプを用いて,DLLの修正により実現した。提案したアーキテクチャは基準ジッター整形と量子化雑音整形を提供する。シミュレーション結果は,提案したΔΣ ADCは,10MHz信号帯域幅に対して50.5dBのSNDRまたは8.09ビットの分解能を達成したことを示した。第二アーキテクチャは,従来のデルタ-シグマ変調器におけるADC-DACの位相領域対応物としての電圧制御およびディジタル制御遅延線(VCDL-DCDL)の組み合わせを採用している。新しい変調器のシミュレーション結果は,10MHz帯域幅にわたって57.8dBのSNR,または9.28ビットを達成した。Copyright 2012 Springer Science+Business Media, LLC Translated from English into Japanese by JST.

シソーラス用語： 電圧 ,  *CMOS構造 ,  データ変換 ,  *ディジタル制御 ,  *ΔΣ変調 ,  変調器 ,  *AD変換器 ,  *同期回路 ,  遅延線 ,  量子化器 ,  ジッタ ,  量子化雑音 ,  雑音特性 ,  SN比 ,  シミュレーション ,  帯域幅 ,  *VCO【発振器】
準シソーラス用語： 低電圧 ,  遅延同期ループ ,  電圧制御遅延線 ,  SNDR

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (7件)： ナノメータ ,  低電圧 ,  CMOS ,  データ変換器 ,  ディジタル ,  デルタ ,  変調器