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J-GLOBAL ID：201202268636679976   整理番号：12A1174527

セルラ送信機用のディザーのない全ディジタルPLL

A Dither-Less All Digital PLL for Cellular Transmitters

著者 (5件)： VERCESI Luca (Marvell Italia Srl, Pavia, ITA) ,  FANORI Luca (Universita di Pavia, Pavia, ITA) ,  DE BERNARDINIS Fernando (Marvell Italia Srl, Pavia, ITA) ,  LISCIDINI Antonio (Universita di Pavia, Pavia, ITA) ,  CASTELLO Rinaldo (Universita di Pavia, Pavia, ITA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 47  号： 8  ページ： 1908-1920  発行年： 2012年08月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 近年,ディジタル周波数シンセサイザは,ディジタル信号処理により提供される融通性のために,非常にポピュラーになってきた。本論文では,セルラ送信機用の全ディジタル周波数シンセサイザを提案した。2次元バーニア時間/ディジタル変換器とディザーのないディジタル制御発振器を活用して,低位相雑音が帯域内及び帯域外で達成された。これらのビルディングブロックは,実行障害の存在のもとでの2点変調とスパーキャンセルを正確かつ効果的に実施するために,ディジタル校正技術に大きく依存している。提案したプロトタイプは,20MHzで,-108dBc/Hzの帯域内位相雑音と-160dBc/Hzの帯域外位相雑音,および-50dBc以下の帯域内分数スパーを示した。

シソーラス用語： ディザー ,  *セルラ通信 ,  *送信機 ,  *位相同期ループ ,  *キャリブレーション ,  *ディジタル制御 ,  *VCO【発振器】 ,  位相同期 ,  周波数合成 ,  位相雑音 ,  信号変換器 ,  電力消費 ,  回路モジュール ,  非線形性 ,  GSM【通信】 ,  スプリアス発射
準シソーラス用語： ADPLL ,  時間ディジタル変換器 ,  ビルディングブロック ,  INL ,  DNL

分類 (2件)： 発振回路  (NC05020Y) ,  移動通信  (ND08030H)

タイトルに関連する用語 (3件)： 送信機 ,  ディザー ,  ディジタルPLL