ゲート-ファースト及びゲート-ラスト集積化における高性能CMOS用キャップ無し単一金属ゲートを用いたデュアルチャネル技術

WITTERS L.; MITARD J.; VELOSO A.; HIKAVYY A.; FRANCO J.; FRANCO J.; KAUERAUF T.; CHO M.; SCHRAM T.; SEBAI F.; YAMAGUCHI S.; TAKEOKA S.; FUKUDA M.; WANG W.-E.; DURIEZ B.; ENEMAN G.; ENEMAN G.; ENEMAN G.; LOO R.; KELLENS K.; TIELENS H.; FAVIA P.; ROHR E.; HELLINGS G.; HELLINGS G.; HELLINGS G.; BENDER H.; ROUSSEL P.; CRABBE Y.; BRUS S.; MANNAERT G.; KUBICEK S.; DEVRIENDT K.; DE MEYER K.; DE MEYER K.; RAGNARSSON L.-A.; STEEGEN A.; HORIGUCHI N.

文献

J-GLOBAL ID：201202270259706585 整理番号：12A0379272

ゲート-ファースト及びゲート-ラスト集積化における高性能CMOS用キャップ無し単一金属ゲートを用いたデュアルチャネル技術

Dual-Channel Technology with Cap-free Single Metal Gate for High Performance CMOS in Gate-First and Gate-Last Integration

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Technical Digest. International Electron Devices Meeting (Technical Digest. International Electron Devices Meeting)

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巻： 2011 ページ： 654-657 発行年： 2011年
JST資料番号： C0829B ISSN： 0163-1918 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

抄録/ポイント：

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誘電体キャップ無し単一酸化ハフニウム誘電体/単一金属ゲートの積層とデュアルチャネルの集積化による平面バルク低複雑性高k/金属ゲートCMOSプロセスを開発した。PMOS Siチャネルを最適化したSi₄₅Ge₅₅/Siチャネルに置換することにより,gate-first及びgate-last集積化PMOSの閾値電圧を最大500mV低減できた。

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