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J-GLOBAL ID：201202276319171200   整理番号：12A1589129

クロック同期応用のためのサブナノ秒ディジジタルクロック同期

Sub-Nanosecond Digital Phase Shifter for Clock Synchronization Applications

著者 (4件)： MOREIRA Pedro (Univ. Coll. London, GBR) ,  ALVAREZ Pablo (CERN, Geneva) ,  SERRANO Javier (CERN, Geneva) ,  DARWAZEH Izzat (Univ. Coll. London, GBR)
資料名： Proceedings of the IEEE International Frequency Control Symposium  (Proceedings of the IEEE International Frequency Control Symposium)
巻： 2012  ページ： 790-795  発行年： 2012年 
JST資料番号： C0958A  ISSN： 1075-6787  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 広範囲のクロック周波数でサブナノ秒移相を実現できるディジタル回路を紹介する。この回路で準安定現象とクロックジッタが,ダウンコンバートするディジタルクロック状態遷移の間にグリッチを生じる。3つのグリッチ除去技術によりそのグリッチを除去した。この回路をFPGAボードに実装した。この設計はディジタル2重ミキサ時間差(DDMTD)回路の周りに集まっている。実験の結果DDMTD回路は,PLL構成における位相検出器として採用されるとき,ディジタル部品と比較的低い周波数カウンタを用いて所要の時間分解能を達成できる。Dフリップフロップ(DFF)の状態遷移の間に起こる望ましくないグリッチを除くために要求されるグリッチ除去アルゴリズムを調査し,比較した。ゼロカウントアルゴリズムが最良であった。

シソーラス用語： *ナノ秒 ,  移相器 ,  *ビット同期 ,  *グリッチ ,  周波数逓降 ,  双安定回路 ,  ディジタル回路 ,  ジッタ ,  移動 ,  位相同期ループ
準シソーラス用語： PLL【信号】 ,  *クロック同期 ,  ダウンコンバージョン ,  フリップフロップ ,  状態遷移

分類 (2件)： 論理回路  (NC05070B) ,  周波数変換回路  (NC05030J)

タイトルに関連する用語 (4件)： クロック同期 ,  応用 ,  サブ ,  ナノ秒