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J-GLOBAL ID：201202276713028870   整理番号：12A1570990

高いOSR ΔΣ変調器とネストしたPLLを有する2.4GHz,分数-N周波数シンセサイザ

A 2.4GHz Fractional-N Frequency Synthesizer With High-OSR ΔΣ Modulator and Nested PLL

著者 (3件)： PARK Pyoungwon (KAIST, Daejeon, KOR) ,  PARK Dongmin (KAIST, Daejeon, KOR) ,  CHO SeongHwan (KAIST, Daejeon, KOR)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 47  号： 10  ページ： 2433-2443  発行年： 2012年10月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 分数-N PLLのループ帯域幅を増すことは,ΔΣ変調器(DSM)の量子化雑音により困難である。本論文では,低雑音で,広い帯域幅の分数-N周波数シンセサイザのためのネストしたPLLアーキテクチャを提案した。量子化雑音を低減するために,フィードバック分周器の中間出力を用いることにより,DSMの動作周波数を増加した。分周器により生ずる雑音エイリアシングを抑えるために,反エイリアスフィルターとして役立つPLLを加えた。リングVCOを用いた0.13μm CMOSで実現したプロトタイプは,26.3dBの量子化雑音抑制を達成し,15.2mWを消費し,0.17mm²の面積であった。

シソーラス用語： *位相同期ループ ,  *ΔΣ変調 ,  *変調器 ,  *周波数シンセサイザ ,  *雑音低減 ,  広帯域 ,  *量子化雑音 ,  エイリアシング ,  分周器 ,  CMOS構造 ,  VCO【発振器】 ,  電力消費 ,  低域フィルタ ,  雑音解析
準シソーラス用語： アンチエイリアシング

分類 (1件)： 周波数変換回路  (NC05030J)

タイトルに関連する用語 (5件)： ΔΣ変調器 ,  ネスト ,  PLL ,  分数 ,  周波数シンセサイザ