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J-GLOBAL ID：201202282687700123   整理番号：12A0607977

束データ実現による非同期回路に対する動作合成およびフロアプランの統合

Integration of Behavioral Synthesis and Floorplanning for Asynchronous Circuits with Bundled-Data Implementation

著者 (2件)： HAMADA Naohiro (Univ. of Aizu) ,  SAITO Hiroshi (Univ. of Aizu)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E95-C  号： 4  ページ： 506-515 (J-STAGE)  発行年： 2012年 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,束データ実現による非同期回路に対する合成を提案した。提案した方法は,反復して動作合成およびフロアプランを適用して,与えられた設計制約の下で待ち時間の観点から最適回路に近いものを得た。待ち時間を改善するために,動作合成およびフロアプランを行い,制御回路の遅延を最小化し,タイミング制約を満足するための遅延素子の追加を最小化するようにした。複数のベンチマークを合成する一方における待ち時間,面積およびタイミングの障害の数の意味での提案したした方法の有効性を評価した。実験結果により,提案した方法は,提案した方法無しに合成した回路と比較して,より高速な回路を合成することを示した。また,提案した方法は,タイミング障害の数を低減するために有効であった。(翻訳著者抄録)

シソーラス用語： データ ,  *非同期回路 ,  *フロアプラン ,  合成 ,  *待ち時間 ,  最適回路 ,  制御回路 ,  ベンチマーク ,  面積 ,  有効性
準シソーラス用語： *タイミング制約 ,  遅延素子 ,  動作合成

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (23件)：

• [1] J. Weng and A. Parker, “3D scheduling: high-level synthesis with floorplanning,” Proc. DAC, pp.668-673, 1991.
• [2] J. Um, J. Kim, and T. Kim, “Layout-driven resource sharing in high-level synthesis,” Proc. ICCAD, pp.614-618, Nov. 2002.
• [3] M. Xu and F.J. Kurdahi, “Layout-driven RTL binding techniques for high-level synthesis using accurate estimators,” ACM Trans. Des. Autom. Electron. Syst., vol.2, no.4, pp.312-343, Oct. 1997.
• [4] Z. Gu, J. Wang, R.P. Dick, and H. Zhou, “Unified incremental physical-level and high-level synthesis,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., vol.26, no.9, pp.1576-1588, Sept. 2007.
• [5] J. Cong, Y. Fan, G. Han, X. Yang, and Z. Zhang, “Architectural synthesis integrated with global placement for multi-cycle communication,” Proc. ICCAD, pp.536-543, Nov. 2003.

タイトルに関連する用語 (5件)： 束 ,  非同期回路 ,  動作合成 ,  フロアプラン ,  統合