特許
J-GLOBAL ID：201203011373468110
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (4件)：
棚井 澄雄
, 高橋 詔男
, 大房 直樹
, 大浪 一徳
公報種別：公開公報
出願番号（国際出願番号）：特願2011-004758
公開番号（公開出願番号）：特開2012-146853
出願日： 2011年01月13日
公開日（公表日）： 2012年08月02日
要約：
【課題】クラック等の発生を抑制した半導体装置の製造方法を提供する。【解決手段】キャリア基板10の上に複数の半導体チップ11a〜11dを積層したチップ積層体3Aを形成する工程と、キャリア基板10及び複数の半導体チップ11a〜11dの各隙間に第1の封止体4を充填しながら、チップ積層体3Aを第1の封止体4で封止する工程と、配線基板2となる部分が複数並んで形成された母配線基板の一面に、この母配線基板とキャリア基板10との間で複数の半導体チップ11a〜11dを挟み込むように、チップ積層体3Aを配線基板2となる部分毎に実装する工程と、第1の封止体4で封止されたチップ積層体3Aの全体を覆うように母配線基板の一面側を第2の封止体5で封止する工程と、母配線基板を配線基板2となる部分毎に切断することによって個々の半導体装置1に分割する工程とを含む。【選択図】図1
請求項（抜粋）：
キャリア基板の上に複数の半導体チップを積層したチップ積層体を形成する工程と、
前記キャリア基板及び前記複数の半導体チップの各隙間に第1の封止体を充填しながら、前記チップ積層体を第1の封止体で封止する工程と、
前記配線基板となる部分が複数並んで形成された母配線基板の一面に、この母配線基板と前記キャリア基板との間で前記複数の半導体チップを挟み込むように、前記チップ積層体を前記配線基板となる部分毎に実装する工程と、
前記第1の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第2の封止体で封止する工程と、
前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
