特許

J-GLOBAL ID：201203019445928791

半導体装置

発明者： 梶谷 亮 ,  中澤 敏志 ,  鶴見 直大 ,  按田 義治 ,  上田 哲三
出願人/特許権者： パナソニック株式会社
代理人 (18件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  二宮 克也 ,  原田 智雄 ,  関 啓 ,  杉浦 靖也 ,  河部 大輔 ,  長谷川 雅典 ,  岩下 嗣也 ,  福本 康二 ,  前田 亮 ,  間脇 八蔵 ,  松永 裕吉 ,  川北 憲司 ,  岡澤 祥平
公報種別：公開公報
出願番号（国際出願番号）：特願2011-102906
公開番号（公開出願番号）：特開2012-234984
出願日： 2011年05月02日
公開日（公表日）： 2012年11月29日
要約：

【課題】電流コラプスを低減し、ドレイン電流を増大しながら、ゲートリーク電流を減少できるようにする。【解決手段】半導体装置は、基板1と、基板1の上に形成されたIII族窒化物からなる半導体層2、3と、半導体層2、3の上に、それぞれ形成されたソース電極5、ゲート電極7及びドレイン電極6と、半導体層2、3の上に、ゲート電極7の下部及び半導体層2、3と接し、且つ、ソース電極5及びドレイン電極6と離間するように形成されたシリコンを含まない第1保護膜8と、半導体層2、3の上に、半導体層2、3と接し且つゲート電極7の下部と離間するように形成され、第1保護膜8と組成が異なり且つ窒素を含む第2保護膜9とを備えている。【選択図】図1

請求項（抜粋）：

基板と、 前記基板の上に形成されたIII族窒化物からなる半導体層と、 前記半導体層の上に、それぞれ形成されたソース電極、ゲート電極及びドレイン電極と、 前記半導体層の上に、前記ゲート電極の下部及び前記半導体層と接し、且つ、前記ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第1保護膜と、 前記半導体層の上に、前記半導体層と接し且つ前記ゲート電極の下部と離間するように形成され、前記第1保護膜と組成が異なり且つ窒素を含む第2保護膜とを備えていることを特徴とする半導体装置。

IPC (4件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/778 ,  H01L 21/318

FI (3件)：

H01L29/80 Q ,  H01L29/80 H ,  H01L21/318 B

Fターム (35件)：

5F058BA01 ,  5F058BB01 ,  5F058BB06 ,  5F058BC02 ,  5F058BC03 ,  5F058BC08 ,  5F058BC09 ,  5F058BD04 ,  5F058BD05 ,  5F058BD10 ,  5F058BD12 ,  5F058BF06 ,  5F058BF07 ,  5F058BF12 ,  5F058BJ01 ,  5F058BJ03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK04 ,  5F102GK08 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GS04 ,  5F102GT01 ,  5F102GV05 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102HC01