特許

J-GLOBAL ID：201203022403101669

半導体装置および配線レイアウト方法

発明者： 阿藤 寛和 ,  長峰 久之
出願人/特許権者： エルピーダメモリ株式会社
代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2011-087443
公開番号（公開出願番号）：特開2012-222199
出願日： 2011年04月11日
公開日（公表日）： 2012年11月12日
要約：

【課題】配線間のピッチを縮小可能にした半導体装置を提供する。【解決手段】半導体基板に形成された複数のトランジスタと、第1の方向に延在する第1の配線を備えた第1の配線層と、第1の配線層よりも上層に設けられ、第1の方向と交差する第2の方向に延在し、第1の配線と電気的に接続された第2の配線を備えた第2の配線層と、半導体基板と第1の配線層との間に設けられ、複数のトランジスタに接続する第1の中継配線と、第1の中継配線が形成された第1の中継配線層と第1の配線層との間に設けられ、第1の配線と複数のトランジスタのうちの一つとを接続する第2の中継配線とを有する構成である。【選択図】図2A

請求項（抜粋）：

半導体基板に形成された複数のトランジスタと、 前記半導体基板上に形成され、第1の方向に延在する第1の配線を備えた第1の配線層と、 前記半導体基板上の前記第1の配線層よりも上層に形成され、前記第1の方向と交差する第2の方向に延在し、前記第1の配線と電気的に接続された第2の配線を備えた第2の配線層と、 前記複数のトランジスタに接続する配線であって、前記半導体基板と前記第1の配線層との間に形成された第1の中継配線層に備えられた第1の中継配線と、 前記第1の配線と前記複数のトランジスタの一つとを接続するための配線であって、前記第1の中継配線層と前記第1の配線層との間に形成された第2の中継配線層に備えられた第2の中継配線と、を有することを特徴とする半導体装置。

IPC (6件)：

H01L 27/108 ,  H01L 21/824 ,  H01L 21/768 ,  H01L 21/320 ,  H01L 23/522 ,  H01L 21/82

FI (5件)：

H01L27/10 681F ,  H01L21/88 Z ,  H01L27/10 621C ,  H01L27/10 681E ,  H01L21/82 W

Fターム (50件)：

5F033HH08 ,  5F033HH19 ,  5F033KK01 ,  5F033KK08 ,  5F033KK19 ,  5F033NN03 ,  5F033NN38 ,  5F033UU04 ,  5F033VV04 ,  5F033VV05 ,  5F033VV06 ,  5F033VV16 ,  5F033XX03 ,  5F064BB14 ,  5F064CC09 ,  5F064CC23 ,  5F064DD12 ,  5F064EE02 ,  5F064EE09 ,  5F064EE14 ,  5F064EE16 ,  5F064EE18 ,  5F064EE19 ,  5F064EE23 ,  5F064EE27 ,  5F064EE33 ,  5F064EE34 ,  5F064EE52 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083GA09 ,  5F083JA36 ,  5F083JA39 ,  5F083KA03 ,  5F083KA20 ,  5F083LA02 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA10 ,  5F083LA16 ,  5F083LA25 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA18 ,  5F083MA19 ,  5F083MA20 ,  5F083PR41