特許

J-GLOBAL ID：201203026275876674

不揮発性半導体記憶装置とその製造方法

発明者： 清利 正弘
出願人/特許権者： 株式会社東芝
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2011-092978
公開番号（公開出願番号）：特開2012-227326
出願日： 2011年04月19日
公開日（公表日）： 2012年11月15日
要約：

【課題】メモリセルが3次元的に積層された不揮発性半導体記憶装置で、メモリセルの投影面積を小さくすることができ、従来の平面型のフローティングゲート構造と類似の構造の不揮発性半導体記憶装置を提供する。【解決手段】実施形態によれば、不揮発性半導体記憶装置は、シート状のチャネル半導体膜111の高さ方向に複数のメモリセルMCを有するメモリストリングが基板上にほぼ垂直に配置される。フローティングゲート電極膜109は、第2の方向に延在し、トンネル誘電体膜110を介してチャネル半導体膜111の第1の主面上に形成される。制御ゲート電極膜103は、第1の方向に延在する共通接続部1031と、共通接続部1031から第2の方向に突出し、フローティングゲート電極膜109の上部または下部に電極間絶縁膜108を介してメモリセルMCごとに設けられる電極構成部1032と、を有する。【選択図】図2

請求項（抜粋）：

シート状の半導体膜の第1の主面にトンネル誘電体膜、フローティングゲート電極膜、電極間絶縁膜および制御ゲート電極膜を備えるメモリセルを前記半導体膜の高さ方向に複数有するメモリストリングが、基板上に略垂直にマトリックス状に配置され、第1の方向に配置される前記メモリストリングの同じ高さの前記メモリセルの前記制御ゲート電極膜同士が接続される不揮発性半導体記憶装置であって、 前記フローティングゲート電極膜は、前記第1の方向と直交する第2の方向に延在する形状を有し、前記トンネル誘電体膜を介して前記シート状の半導体膜の前記第1の主面上に形成され、 前記制御ゲート電極膜は、前記第1の方向に延在する共通接続部と、前記共通接続部から前記第2の方向に突出し、前記フローティングゲート電極膜の上部または下部に前記電極間絶縁膜を介して前記メモリセルごとに設けられる電極構成部と、を有し、 前記メモリセルは、前記フローティングゲート電極膜が上下の前記制御ゲート電極膜の前記電極構成部に前記電極間絶縁膜を介して挟まれた構造を有することを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

H01L 27/115 ,  H01L 21/824 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 21/336

FI (2件)：

H01L27/10 434 ,  H01L29/78 371

Fターム (55件)：

5F083EP02 ,  5F083EP18 ,  5F083EP24 ,  5F083EP30 ,  5F083EP33 ,  5F083EP34 ,  5F083EP53 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083ER22 ,  5F083GA10 ,  5F083GA11 ,  5F083GA15 ,  5F083GA27 ,  5F083HA06 ,  5F083JA04 ,  5F083JA33 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA53 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F083NA08 ,  5F083PR03 ,  5F083PR05 ,  5F083PR29 ,  5F083ZA21 ,  5F083ZA28 ,  5F101BA02 ,  5F101BA19 ,  5F101BA23 ,  5F101BA29 ,  5F101BA36 ,  5F101BA45 ,  5F101BB04 ,  5F101BB08 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BD39 ,  5F101BD40 ,  5F101BE05 ,  5F101BE07 ,  5F101BF02 ,  5F101BF05 ,  5F101BH14 ,  5F101BH15 ,  5F101BH19