特許

J-GLOBAL ID：201203039884564977

半導体装置

発明者： 武藤 康二
出願人/特許権者： 住友ベークライト株式会社
代理人 (2件)： 増田 達哉 ,  朝比 一夫
公報種別：公開公報
出願番号（国際出願番号）：特願2011-080364
公開番号（公開出願番号）：特開2012-216651
出願日： 2011年03月31日
公開日（公表日）： 2012年11月08日
要約：

【課題】基板上に複数の半導体素子が積層された半導体装置において、基板表面の凹凸に対する埋め込み性を良好なものとしつつ、各半導体素子に対してワイヤーボンディングを良好に行うことができる半導体装置を提供すること。【解決手段】半導体装置100は、絶縁基板5上に複数の半導体素子71、171、271、371、471が積層され、絶縁基板5に隣り合う半導体素子71と絶縁基板5とが、接着層31を介して接着され、隣り合う2つの半導体素子71、171同士等は、接着層31とは異なる特性を有する接着層131等を介して接着されている。【選択図】図1

請求項（抜粋）：

基板上に複数の半導体素子が積層された半導体装置であって、 前記複数の半導体素子のうち前記基板に隣り合う半導体素子と前記基板とが、第1接着層を介して接着され、 隣り合う2つの前記半導体素子同士は、前記第1接着層とは異なる特性を有する第2接着層を介して接着されていることを特徴とする半導体装置。

IPC (9件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  C09J 133/08 ,  C09J 11/08 ,  C09J 163/00 ,  C09J 171/00 ,  C09J 5/00 ,  H01L 21/52

FI (7件)：

H01L25/08 Z ,  C09J133/08 ,  C09J11/08 ,  C09J163/00 ,  C09J171/00 ,  C09J5/00 ,  H01L21/52 E

Fターム (33件)：

4J040DE021 ,  4J040DF011 ,  4J040DF041 ,  4J040DF051 ,  4J040EB032 ,  4J040EC071 ,  4J040EE061 ,  4J040FA182 ,  4J040GA07 ,  4J040JA09 ,  4J040JB02 ,  4J040JB09 ,  4J040KA16 ,  4J040LA09 ,  4J040MA04 ,  4J040MA10 ,  4J040MB03 ,  4J040MB05 ,  4J040MB09 ,  4J040MB11 ,  4J040MB14 ,  4J040NA20 ,  4J040PA19 ,  4J040PA20 ,  4J040PA23 ,  4J040PA27 ,  4J040PA28 ,  4J040PA30 ,  4J040PA33 ,  4J040PA42 ,  5F047BA21 ,  5F047BA23 ,  5F047BA34