特許

J-GLOBAL ID：201203044875651836

半導体記憶装置

発明者： 中尾 良昭 ,  村久木 康夫
出願人/特許権者： パナソニック株式会社
代理人 (18件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  二宮 克也 ,  原田 智雄 ,  関 啓 ,  杉浦 靖也 ,  河部 大輔 ,  長谷川 雅典 ,  岩下 嗣也 ,  福本 康二 ,  前田 亮 ,  間脇 八蔵 ,  松永 裕吉 ,  川北 憲司 ,  岡澤 祥平
公報種別：公開公報
出願番号（国際出願番号）：特願2011-067823
公開番号（公開出願番号）：特開2012-204606
出願日： 2011年03月25日
公開日（公表日）： 2012年10月22日
要約：

【課題】半導体記憶装置の面積を削減する。【解決手段】複数のメモリセル(NMC,DMC)のうち周辺回路領域(PC)に隣接するメモリセル(DMC)と半導体基板(100)との間には、そのメモリセル(DMC)の下部電極(M13)から半導体基板(100)に向けて延伸するコンタクトプラグが形成されていない。第1のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第1のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。【選択図】図2

請求項（抜粋）：

半導体基板と、 前記半導体基板の上方に形成されたメモリセルアレイと、 前記メモリセルアレイの列方向に延伸するように前記メモリセルアレイと前記半導体基板との間に形成されたビット線と、 前記半導体基板と前記ビット線との間に形成されるとともに前記メモリセルアレイの列方向において前記メモリセルアレイに隣接する周辺回路領域に含まれる配線に電気的に接続された導電層と、 前記ビット線と前記導電層とを電気的に接続する第1のコンタクトプラグとを備え、 前記メモリセルアレイは、前記ビット線に並行するように当該メモリセルアレイの列方向に配列された複数のメモリセルを含み、 前記複数のメモリセルの各々は、下部電極と、上部電極と、前記下部電極と前記上部電極との間に挟まれたメモリ層とを含み、 前記複数のメモリセルのうち前記周辺回路領域に隣接するメモリセルと前記半導体基板との間には、当該メモリセルの下部電極から前記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、 前記第1のコンタクトプラグは、前記半導体基板の平面視において当該第1のコンタクトプラグの端面の少なくとも一部が前記メモリセルアレイの周縁よりも内側に配置されるように形成されている ことを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/824 ,  H01L 27/108 ,  H01L 27/105 ,  H01L 27/10

FI (5件)：

H01L27/10 681B ,  H01L27/10 444B ,  H01L27/10 621Z ,  H01L27/10 481 ,  H01L27/10 681F

Fターム (19件)：

5F083AD21 ,  5F083FR02 ,  5F083GA02 ,  5F083GA09 ,  5F083GA21 ,  5F083GA25 ,  5F083GA27 ,  5F083GA28 ,  5F083JA14 ,  5F083JA15 ,  5F083KA01 ,  5F083KA05 ,  5F083LA02 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083ZA28