特許

J-GLOBAL ID：201203048997953111

抵抗変化メモリ

発明者： 市原 玲華 ,  高島 章
出願人/特許権者： 株式会社東芝
代理人 (17件)： 蔵田 昌俊 ,  高倉 成男 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  井関 守三 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓
公報種別：公開公報
出願番号（国際出願番号）：特願2011-076283
公開番号（公開出願番号）：特開2012-212477
出願日： 2011年03月30日
公開日（公表日）： 2012年11月01日
要約：

【課題】抵抗変化素子の低抵抗状態の抵抗値のばらつきを防止する。【解決手段】実施形態に係わる抵抗変化メモリのメモリセルは、直列接続される抵抗変化素子RW及び積層構造Cを備える。抵抗変化素子RWを第1の抵抗値からそれよりも低い第2の抵抗値に変化させる第1の動作において、メモリセルMCに第1の電圧パルスを印加する。第1の電圧パルスの振幅は、積層構造Cがキャパシタとして機能する第1の電圧領域内にあり、第1の電圧パルスは、Ron×C < T-lead < Roff×C、 Ron×C < T-trailを満たす。但し、T-leadは、第1の電圧パルスの立ち上がり時間[sec]であり、T-trailは、第1の電圧パルスの立ち下り時間[sec]であり、Roffは、第1の抵抗値[Ω]であり、Ronは、第2の抵抗値[Ω]であり、Cは、キャパシタの容量[F]である。【選択図】図4

請求項（抜粋）：

直列接続される抵抗変化素子及び積層構造を備えるメモリセルと、前記抵抗変化素子を第1の抵抗値からそれよりも低い第2の抵抗値に変化させる第1の動作を制御する制御回路と、前記第1の動作において前記メモリセルに印加する第1の電圧パルスを生成する電圧パルス生成回路とを具備し、 前記積層構造は、2つの導電層とこれらの間の絶縁層とを備え、 前記第1の電圧パルスの振幅は、前記積層構造がキャパシタとして機能する第1の電圧領域内にあり、 前記第1の電圧パルスは、 Ron×C < T-lead < Roff×C Ron×C < T-trail 但し、T-leadは、前記第1の電圧パルスの立ち上がり時間[sec]であり、T-trailは、前記第1の電圧パルスの立ち下り時間[sec]であり、Roffは、前記第1の抵抗値[Ω]であり、Ronは、前記第2の抵抗値[Ω]であり、Cは、前記キャパシタの容量[F]である を満たすことを特徴とする抵抗変化メモリ。

IPC (4件)：

G11C 13/00 ,  H01L 27/105 ,  H01L 45/00 ,  H01L 49/00

FI (7件)：

G11C13/00 150 ,  H01L27/10 448 ,  H01L45/00 Z ,  H01L49/00 Z ,  G11C13/00 140 ,  G11C13/00 120A ,  G11C13/00 110R

Fターム (7件)：

5F083FZ10 ,  5F083GA11 ,  5F083JA60 ,  5F083LA04 ,  5F083LA05 ,  5F083LA06 ,  5F083LA10