特許
J-GLOBAL ID:201203049045419088
半導体装置および半導体装置の製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
玉村 静世
公報種別:公開公報
出願番号(国際出願番号):特願2010-183946
公開番号(公開出願番号):特開2012-043977
出願日: 2010年08月19日
公開日(公表日): 2012年03月01日
要約:
【課題】MRAMにおいては、書き込み電流の低減やディスターブ回避を目的に、書き込みに使用する配線を強磁性体膜で覆うクラッド配線構造がよく用いられている。また、高信頼性製品の信頼性確保のためCu配線中に微量のAlを添加するCuAl配線が広く使用されている。MRAMも高信頼性製品に搭載される可能性が高く、信頼性は重要である。しかし、クラッド配線は、もともと配線抵抗が高いCuAl配線の配線抵抗を更に上昇させるというデメリットがあるため、両方の技術を同時に使用すると配線抵抗のスペックを満たさなくなる可能性が高い。【解決手段】本願発明は、多層銅埋め込み配線を有する半導体装置において、MRAMメモリセルマトリクス領域を構成する複数の銅埋め込みクラッド配線の銅配線膜を比較的純粋な銅で構成し、これらの配線層よりも下層の銅埋め込み非クラッド配線の銅配線膜を、Alを添加したCuAl配線膜とするものである。【選択図】図5
請求項(抜粋):
以下を含む半導体装置:
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板の前記第1の主面に設けられたMISFET;
(c)前記半導体基板の前記第1の主面および前記MISFET上を覆う第1の層間絶縁膜;
(d)前記第1の層間絶縁膜よりも上方に設けられた第1の配線層;
(e)前記第1の配線層上に設けられた第2の配線層;
(f)前記第2の配線層上に設けられた第3の配線層、
ここで、前記第1の配線層は以下を含む:
(d1)第2の層間絶縁膜;
(d2)前記第2の層間絶縁膜内に形成された第1の配線溝;
(d3)前記第1の配線溝の側面と底面に形成され、タンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第1のバリアメタル膜;
(d4)前記第1のバリアメタル膜上に前記第1の配線溝を埋め込むように形成され、前記第1のバリアメタル膜とともに第1の配線を構成し、添加元素を含む第1の銅配線膜、
また、前記第2の配線層は以下を含む:
(e1)第3の層間絶縁膜;
(e2)前記第3の層間絶縁膜内に形成された第2の配線溝;
(e3)前記第2の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第2のバリアメタル膜;
(e4)前記第2のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第3のバリアメタル膜;
(e5)前記第3のバリアメタル膜上に前記第2の配線溝を埋め込むように形成され、前記第2及び第3のバリアメタル膜とともに第2の配線を構成し、純銅で構成された第2の銅配線膜、
また、前記第3の配線層は以下を含む:
(f1)磁気記憶素子。
IPC (8件):
H01L 27/105
, H01L 21/824
, H01L 23/52
, H01L 21/320
, H01L 43/08
, H01L 25/065
, H01L 25/07
, H01L 25/18
FI (5件):
H01L27/10 447
, H01L21/88 R
, H01L21/88 J
, H01L43/08 Z
, H01L25/08 B
Fターム (113件):
4M119AA19
, 4M119AA20
, 4M119BB01
, 4M119CC02
, 4M119CC04
, 4M119CC05
, 4M119DD05
, 4M119DD06
, 4M119DD09
, 4M119DD22
, 4M119DD24
, 4M119DD25
, 4M119DD33
, 4M119DD45
, 4M119EE03
, 4M119EE13
, 4M119EE18
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, 4M119EE35
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, 5F092BB43
, 5F092BC04
, 5F092BC07
, 5F092BC13
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