特許

J-GLOBAL ID：201203050826256395

差動増幅回路、レギュレータモジュール及びハイパワーアンプ

発明者： 曽我 高志
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (5件)： 筒井 大和 ,  菅田 篤志 ,  筒井 章子 ,  中原 亨 ,  坂次 哲也
公報種別：公開公報
出願番号（国際出願番号）：特願2010-160219
公開番号（公開出願番号）：特開2012-023583
出願日： 2010年07月15日
公開日（公表日）： 2012年02月02日
要約：

【課題】製造時の工程及び製品の消費電力の点で優れたレギュレータモジュール、及びそれを用いたバイアス回路を提供する。【解決手段】パワーアンプモジュールとレギュレータモジュール801を含むパワーアンプをバイポーラトランジスタと電界効果トランジスタとを同一基板上に備える技術によって1チップで構成する。レギュレータモジュール801はデプリーション型トランジスタによる差動増幅回路を内包する。該差動増幅回路の一方のFETQ4のソース端子を、ダイオード接続したバイポーラトランジスタQ7を介して、FETQ3のソース端子と接続することで、バイポーラトランジスタQ7の電位差をレギュレータの出力電圧とすることが可能となる。【選択図】図2

請求項（抜粋）：

第1のデプリーション型FETと、第2のデプリーション型FETと、第3のデプリーション型FETと、ベース端子とコレクタ端子が接続されたバイポーラトランジスタと、を含む差動増幅回路であって、 前記第3のデプリーション型FETのソース端子及びゲート端子、及び前記第1のデプリーション型FETのゲート端子は接地され、 前記第3のデプリーション型FETのドレイン端子は前記第1のデプリーション型FETのソース端子及び前記バイポーラトランジスタのエミッタ端子に接続され、 前記第2のデプリーション型FETのソース端子は前記バイポーラトランジスタのコレクタ端子及びベース端子に接続されることを特徴とする差動増幅回路。

IPC (3件)：

H03F 3/24 ,  H03F 3/45 ,  G05F 3/24

FI (3件)：

H03F3/24 ,  H03F3/45 Z ,  G05F3/24 Z

Fターム (29件)：

5H420NA16 ,  5H420NB02 ,  5H420NB12 ,  5H420NB22 ,  5H420NB25 ,  5H420NB26 ,  5J500AA01 ,  5J500AA12 ,  5J500AA41 ,  5J500AA58 ,  5J500AC91 ,  5J500AC92 ,  5J500AF15 ,  5J500AF16 ,  5J500AH02 ,  5J500AH14 ,  5J500AH18 ,  5J500AH19 ,  5J500AH25 ,  5J500AH29 ,  5J500AK02 ,  5J500AK12 ,  5J500AM05 ,  5J500AM08 ,  5J500AS14 ,  5J500AT01 ,  5J500DN06 ,  5J500DN12 ,  5J500DN23