特許

J-GLOBAL ID：201203053139235034

回路基板

発明者： 丸山 久則 ,  朝内 昇
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 上柳 雅誉 ,  須澤 修 ,  宮坂 一彦
公報種別：公開公報
出願番号（国際出願番号）：特願2011-267584
公開番号（公開出願番号）：特開2012-086573
出願日： 2011年12月07日
公開日（公表日）： 2012年05月10日
要約：

【課題】回路基板上において、各端子用の配線や当該配線を保護するレジスト被膜を形成した場合、装置側端子が回路基板上のレジスト被膜を摺ることで、レジスト被膜が掻き取られるような作用を受け、装置側端子と回路基板上の端子との接触が不十分となる。【解決手段】記憶装置と、装置側端子と対向する側の表面FSに配置される、記憶装置に接続された少なくとも1つの第1の端子及び装置側端子への接続状態を検出するために使用される少なくとも1つの第2の端子を含む端子群と、端子群と接続する配線CPT,CPTaと、を備える。そして、端子群において所定方向の先端側に配置される端子の位置よりも先端側の面上には、配線CPT,CPTaを配置しない。【選択図】図5

請求項（抜粋）：

所定方向に移動して印刷装置の複数の装置側端子と電気的に接続する回路基板であって、 記憶装置と、 前記装置側端子と対向する側の面に配置される、前記記憶装置に接続された少なくとも1つの第1の端子及び前記装置側端子への接続状態を検出するために使用される少なくとも1つの第2の端子を含む端子群と、 前記面に配置される、前記端子群と接続する配線と、を備え、 前記端子群において前記所定方向の先端側に配置される端子の位置よりも前記所定方向の先端側の前記面上には、前記配線を配置しない回路基板。

IPC (1件)：

B41J 2/175

FI (1件)：

B41J3/04 102Z

Fターム (7件)：

2C056EA21 ,  2C056EB39 ,  2C056EB44 ,  2C056EB45 ,  2C056EB50 ,  2C056KC02 ,  2C056KC04