特許
J-GLOBAL ID：201203057723480046
TDC回路
発明者：
出願人/特許権者：
代理人 (2件)：
古谷 史旺
, 森 俊秀
公報種別：公開公報
出願番号（国際出願番号）：特願2010-133032
公開番号（公開出願番号）：特開2011-259292
出願日： 2010年06月10日
公開日（公表日）： 2011年12月22日
要約：
【課題】検出可能範囲の拡大と分解能の向上とを両立可能なTDC回路を提供する。【解決手段】2n個の遅延量の異なる反転遅延素子を直列接続して形成されたループをそれぞれ含む第1の遅延回路および第2の遅延回路に、第1パルス信号駆動回路および第2のパルス信号駆動回路により、第1の遅延回路および第2の遅延回路にそれぞれ検出対象エッジとリセットエッジを有するパルス信号伝搬させる構成を持つバーニアディレイに、第1の遅延回路の反転遅延素子のいずれかと第2の遅延回路の反転遅延素子のいずれかに対して、伝搬されるリセットエッジの入力に対応する論理反転を選択的に遮断する操作をそれぞれ行う遮断回路と、第1の遅延回路および第2の遅延回路に含まれる遮断対象の反転遅延素子に対して、伝搬された検出対象エッジの入力に応じて反転した論理をリセットする操作をそれぞれ行うリセット回路とを備える。【選択図】 図1
請求項（抜粋）：
2n個の第1の反転遅延素子を直列接続して形成されたループを含む第1の遅延回路と、
前記第1の反転遅延素子とは遅延時間が異なる第2の反転遅延素子を前記2n個、直列接続して形成されたループを含む第2の遅延回路と、
前記第1の遅延回路に含まれる前記第1の反転遅延素子それぞれの出力論理値を、前記第1の反転遅延素子に対応する前記第2の反転遅延素子の出力信号に同期してラッチするラッチ回路と、
時間差検出の対象となる入力信号の論理反転のタイミングを示す検出対象エッジと当該検出対象エッジに対応して反転した論理をリセットする第1リセットエッジとを持つパルス信号を発生し、前記第1の遅延回路の前記ループにおいて伝搬させる第1パルス信号駆動回路と、
前記入力信号とは別の基準信号の入力に応じて、前記入力信号との時間差検出の基準となるタイミングを示す基準エッジと当該基準エッジに対応して反転した論理をリセットする第2リセットエッジとを持つパルス信号を発生し、前記第2の遅延回路の前記ループにおいて伝搬させる第2パルス信号駆動回路と、
前記第1の遅延回路に含まれる前記第1の反転遅延素子のいずれかに対して、前記伝搬される前記第1リセットエッジの入力に対応する論理反転を選択的に遮断する操作を行う第1の遮断回路と、
前記第1の遮断回路による遮断対象の前記第1の反転遅延素子に対して、前記伝搬された前記検出対象エッジの入力に応じて反転した論理をリセットする操作を行う第1のリセット回路と、
前記第2の遅延回路に含まれる前記第2の反転遅延素子のいずれかに対して、前記伝搬される前記第2リセットエッジの入力に対応する論理反転を選択的に遮断する操作を行う第2の遮断回路と、
前記第2の遮断回路による遮断対象の前記第2の反転遅延素子に対して、前記伝搬された前記基準エッジの入力に応じて反転した論理をリセットする操作を行う第2のリセット回路と、
を備えることを特徴とするTDC回路。
IPC (4件)：
H03K 5/26
, H03K 21/02
, H03L 7/06
, H03L 7/085
H03K5/26 S
, H03K21/02 D
, H03L7/06 B
, H03L7/08 A
5J039JJ08
, 5J039JJ15
, 5J039JJ20
, 5J039KK01
, 5J039KK09
, 5J039KK10
, 5J039KK13
, 5J039KK20
, 5J039KK33
, 5J039MM16
, 5J106AA05
, 5J106CC01
, 5J106CC03
, 5J106CC21
, 5J106CC38
, 5J106CC58
, 5J106DD02
, 5J106DD12
, 5J106DD13
, 5J106DD17
, 5J106DD42
, 5J106DD43
, 5J106DD48
, 5J106EE08
, 5J106KK01
, 5J106KK05
