特許
J-GLOBAL ID：201203062454053342
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人ゆうあい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2011-145461
公開番号（公開出願番号）：特開2012-080074
出願日： 2011年06月30日
公開日（公表日）： 2012年04月19日
要約：
【課題】低いオン電圧を実現しつつ、負荷短絡耐量を向上させることのできる半導体装置およびその製造方法を提供する。【解決手段】トレンチゲート8に、トレンチ5の延設方向と垂直方向であって、コレクタ層1の主表面と平行な方向に突出した底部をドリフト層3に備え、隣接するトレンチゲート8の底部の間隔が、隣接するトレンチゲート8における底部と反対側の間隔より短くなるようにする。そして、トレンチ5のうち、底部を構成する壁面に備えられているゲート絶縁膜6の厚さが、底部を構成する壁面より開口部側の壁面に備えられているゲート絶縁膜6の厚さより厚くなるようにする。【選択図】図1
請求項（抜粋）：
第1導電型のドリフト層(3)と、
前記ドリフト層(3)の表面側に形成された第2導電型のベース層(4)と、
前記ベース層(4)を貫通して前記ドリフト層(3)に達し、所定方向に延設された複数のトレンチ(5)と、前記複数のトレンチ(5)の壁面にそれぞれ形成されたゲート絶縁膜(6)と、前記ゲート絶縁膜(6)上にそれぞれ形成されたゲート電極(7)と、を含んで構成されるトレンチゲート(8)と、
前記ベース層(4)の表層部であって、前記トレンチゲート(8)の側部に形成された第1導電型のエミッタ層(9)と、
前記ドリフト層(3)を挟んで前記エミッタ層(9)と離間して配置される第2導電型のコレクタ層(1)と、を備え、
前記トレンチゲート(8)は、前記所定方向と垂直方向であって、前記ドリフト層(3)の平面方向と平行な方向に突出した底部を前記ドリフト層(3)に備え、
隣接する前記トレンチゲート(8)の前記底部の間隔が、隣接する前記トレンチゲート(8)における前記底部と反対側の間隔より短くされており、
前記ゲート絶縁膜(6)は、前記トレンチ(5)のうち前記底部を構成する壁面に形成されている部分の厚さが、前記トレンチ(5)のうち前記底部を構成する壁面より開口部側の壁面に形成されている部分の厚さより厚くされていることを特徴とする半導体装置。
IPC (2件)：
FI (5件)：
H01L29/78 652K
, H01L29/78 653A
, H01L29/78 658G
, H01L29/78 658F
, H01L29/78 652D
