特許
J-GLOBAL ID：201203063430260866
プログラマブルロジックデバイス集積回路上の高速シリアルデータレシーバ用のデシリアライザ回路網
発明者：
,
,
,
,
,
,
出願人/特許権者：
代理人 (3件)：
山本 秀策
, 安村 高明
, 森下 夏樹
公報種別：公開公報
出願番号（国際出願番号）：特願2012-020528
公開番号（公開出願番号）：特開2012-095356
出願日： 2012年02月02日
公開日（公表日）： 2012年05月17日
要約：
【課題】多数の異なるプロトコルに対して、および広範囲のデーターレートに対して、シリアル形式のデータをパラレル形式のデータに変換することが可能な、デシリアライザ回路網を提供する。【解決手段】プログラマブルロジックデバイス(「PLD」)などの高速シリアルデータレシーバ回路網用のデシリアライザ回路網(10)は、シリアルデータを任意の複数のデータ幅を有するパラレルデータに変換するための回路網を含む。該回路網(10)はまた、広範囲の周波数の中の任意の周波数で動作可能である。該回路網(10)は様々な観点において構成可能/再構成可能であり、その構成/再構成の少なくとも1部分はダイナミックに(すなわち、PLDのユーザーモードオペレ-ションの間に)制御され得る。【選択図】図1
請求項（抜粋）：
PLD上のデシリアライザ回路網であって、前記デシリアライザ回路網は、
リタイムシリアルデータ信号と、前記リタイムシリアルデータ信号のビットレートの二分の一の周波数を有する回復クロック信号とを生成するCDR回路網と、
選択可能な因子によって前記回復クロック信号の周波数を分割して、比較的低い周波数のクロック信号を生成する周波数分割回路網と、
前記低い周波数のクロック信号を使用して前記リタイムシリアルデータ信号をデシリアライズする回路網と
を備える、デシリアライザ回路網。
IPC (3件)：
H03K 17/00
, H03K 19/173
, H01L 21/82
H03K17/00 F
, H03K19/173 101
, H01L21/82 A
5F064AA07
, 5F064BB13
, 5F064EE54
, 5F064FF04
, 5F064FF36
, 5J042BA01
, 5J042BA11
, 5J042CA00
, 5J042CA13
, 5J042CA20
, 5J042DA04
, 5J055AX00
, 5J055AX68
, 5J055BX03
, 5J055CX27
, 5J055DX01
, 5J055EX02
, 5J055EZ00
, 5J055EZ05
, 5J055EZ07
, 5J055EZ13
, 5J055EZ28
, 5J055EZ29
, 5J055EZ33
, 5J055FX18
, 5J055GX01
, 5J055GX02
出願人引用 (5件)
全件表示
審査官引用 (5件)
全件表示
前のページに戻る
