特許

J-GLOBAL ID：201203071868406564

競合試験装置

発明者： 浅野 恭史
出願人/特許権者： 富士通株式会社
代理人 (1件)： 横山 淳一
公報種別：公開公報
出願番号（国際出願番号）：特願2010-182152
公開番号（公開出願番号）：特開2012-043083
出願日： 2010年08月17日
公開日（公表日）： 2012年03月01日
要約：

【課題】本発明の一実施例では、擬似アクセス信号発生手段を設けることなく、確実にアクセス競合を発生させる競合試験装置を提供することを目的とする。【解決手段】プログラムを記憶する記憶部と、該記憶部に記憶されたプログラムを読み出し、読み出した該プログラムを実行する第1および第2の演算部と、該記憶部の同一アドレス空間に同時になされた読み出し要求に対するプログラムの転送処理を調停し調停結果を出力する調停部とを有する演算装置のアクセス競合試験を行う競合試験装置は、該記憶部の奇数個のアドレス空間にそれぞれ該調停部の調停動作を試験する試験プログラムを記憶させ、該記憶部に記憶された複数の試験プログラムを所定の順序に従って該第1の演算部に読み出させ、該記憶部に記憶された複数の試験プログラムを該所定の順序と逆の順序に従って該第2の演算部に読み出させ、該調停部の調停結果を記録する。【選択図】図1

請求項（抜粋）：

プログラムを記憶する記憶部と、該記憶部に記憶されたプログラムを読み出し、読み出した該プログラムを実行する第1および第2の演算部と、該記憶部の同一アドレス空間に同時になされた読み出し要求に対するプログラムの転送処理を調停し調停結果を出力する調停部とを有する演算装置のアクセス競合試験を行う競合試験装置であって、 該記憶部の奇数個のアドレス空間にそれぞれ該調停部の調停動作を試験する試験プログラムを記憶させる手段と、 該記憶部に記憶された複数の試験プログラムを所定の順序に従って該第1の演算部に読み出させるとともに、該複数の試験プログラムを該所定の順序と逆の順序に従って該第2の演算部に読み出させる手段と、 該調停部の調停結果を記録する手段と を有することを特徴とする競合試験装置。

IPC (3件)：

G06F 13/362 ,  G06F 11/22 ,  G06F 13/00

FI (3件)：

G06F13/362 510E ,  G06F11/22 310W ,  G06F13/00 301T

Fターム (9件)：

5B048AA17 ,  5B048DD01 ,  5B048EE05 ,  5B048FF03 ,  5B061BA01 ,  5B061BB16 ,  5B061BC01 ,  5B083AA05 ,  5B083BB06