特許

J-GLOBAL ID：201203072251884961

薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法

発明者： 後藤 大介
出願人/特許権者： 大日本印刷株式会社
代理人 (1件)： 吉村 俊一
公報種別：公開公報
出願番号（国際出願番号）：特願2011-053833
公開番号（公開出願番号）：特開2012-191025
出願日： 2011年03月11日
公開日（公表日）： 2012年10月04日
要約：

【課題】TFT特性が良好で表示品質や回路配線の層間絶縁性を確保できるTFTアレー基板の製造方法等を提供する。【解決手段】基材1上への酸化物半導体膜3のパターン形成工程、酸化物半導体膜へのソース電極接続領域3s及びドレイン電極接続領域3dの形成工程、酸化物半導体膜を覆うゲート絶縁膜4の形成工程、ゲート絶縁膜にコンタクトホールを開けてソース電極6s及びドレイン電極6dをソース電極接続領域及びドレイン電極接続領域に接続するとともに酸化物半導体膜上にゲート絶縁膜を介してゲート電極7を形成し、第1回路配線群17を形成する工程、ソース電極、ドレイン電極、ゲート電極及び第1回路配線群上に層間絶縁膜18を形成する工程、層間絶縁膜上に第2回路配線群19を形成する工程を有し、ゲート絶縁膜4の厚さを100nm〜500nmの範囲とし、層間絶縁膜18の厚さを1μm以上且つゲート絶縁膜4の2倍〜10倍の厚さとする。【選択図】図2

請求項（抜粋）：

基材上に酸化物半導体膜をパターン形成する工程と、 活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、 前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第1回路配線群を形成する工程と、 前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第1回路配線群上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に第2回路配線群を形成する工程とを少なくとも有し、 前記ゲート絶縁膜の厚さを100nm〜500nmの範囲とし、前記層間絶縁膜の厚さを1μm以上且つ前記ゲート絶縁膜の2倍〜10倍の厚さとすることを特徴とする薄膜トランジスタアレー基板の製造方法。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (5件)：

H01L29/78 617V ,  H01L29/78 618B ,  H01L29/78 619A ,  H01L29/78 617T ,  H01L29/78 613Z

Fターム (58件)：

5F110AA02 ,  5F110AA17 ,  5F110BB01 ,  5F110CC01 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE07 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF27 ,  5F110FF28 ,  5F110FF30 ,  5F110GG01 ,  5F110GG14 ,  5F110GG15 ,  5F110GG24 ,  5F110GG25 ,  5F110GG28 ,  5F110GG29 ,  5F110GG43 ,  5F110HK31 ,  5F110HL01 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL07 ,  5F110HL22 ,  5F110HL23 ,  5F110NN03 ,  5F110NN04 ,  5F110NN05 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN34 ,  5F110NN35 ,  5F110NN36 ,  5F110NN71 ,  5F110NN72 ,  5F110QQ08