特許

J-GLOBAL ID：201203073945185269

半導体装置およびその製造方法

発明者： 本田 朋子 ,  井口 知洋 ,  福満 昌子 ,  本田 智
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2011-019282
公開番号（公開出願番号）：特開2012-160579
出願日： 2011年01月31日
公開日（公表日）： 2012年08月23日
要約：

【課題】導電性シールド層とグランド配線との接続面積をより増加させて、より信頼性の高い半導体装置を提供する。【解決手段】半導体装置1は、絶縁基材11と、絶縁基材の第1の主面側に設けられた複数の第1配線層と、絶縁基材の第2の主面側に設けられた複数の第2配線層と、絶縁基材の第1の主面から下面にまで貫通する複数のビア14と、を有する回路基板10と、回路基板において、絶縁基材の第1の主面側に搭載された半導体素子20と、半導体素子を封止する封止樹脂層30と、封止樹脂層を覆う導電性シールド層40と、を備える。複数の第1配線層のいずれかは、回路基板の端部側において露出し、導電性シールド層は、半導体素子の側に向かい封止樹脂層内に延在するようにして、回路基板の端部側において露出する第1配線層に電気的に接続されている。【選択図】図1

請求項（抜粋）：

絶縁基材と、前記絶縁基材の第1の主面側に設けられた複数の第1配線層と、前記絶縁基材の第2の主面側に設けられた複数の第2配線層と、前記絶縁基材の前記第1の主面から前記下面にまで貫通する複数のビアと、を有する回路基板と、 前記回路基板において、前記絶縁基材の前記第1の主面側に搭載された半導体素子と、 前記半導体素子を封止する封止樹脂層と、 前記封止樹脂層を覆う導電性シールド層と、 を備え、 前記複数の第1配線層のいずれかは、前記回路基板の端部側において露出し、 前記導電性シールド層は、前記半導体素子の側に向かい前記封止樹脂層内に延在するようにして、前記回路基板の前記端部側において露出する前記第1配線層に電気的に接続されていることを特徴とする半導体装置。

IPC (2件)：

H01L 23/28 ,  H01L 23/00

FI (2件)：

H01L23/28 F ,  H01L23/00 C

Fターム (3件)：

4M109AA01 ,  4M109BA04 ,  4M109EE07