特許

J-GLOBAL ID：201203081030909853

ラッチ回路、CDR回路、および受信装置

発明者： 濱野 大輔 ,  薄衣 辰徳
出願人/特許権者： 株式会社日立製作所
代理人 (3件)： 井上 学 ,  戸田 裕二 ,  岩崎 重美
公報種別：公開公報
出願番号（国際出願番号）：特願2011-009362
公開番号（公開出願番号）：特開2012-151699
出願日： 2011年01月20日
公開日（公表日）： 2012年08月09日
要約：

【課題】 消費電力を抑えた受信回路を提供する。【解決手段】 本発明では、差動信号を差動増幅させる際に、差動入力によって発生する電流を対となる差動出力により遮断することで差動信号をラッチする回路を提供する。該ラッチ回路の適用により、受信信号の差動信号電圧差が小さい場合でも伝送データを受信できる為、増幅用アンプの削減が可能となり、受信装置の消費電力の低減を図ることができる。【選択図】図2

請求項（抜粋）：

ソースがグラウンドに接続され、クロックがゲートに入力される第1のMOSトランジスタと、 ソースが前記第1のMOSトランジスタのドレインに接続されている第2のMOSトランジスタと、 ソースが前記第1のMOSトランジスタのドレインに接続されている第3のMOSトランジスタと、 ソースが前記第2のMOSトランジスタのドレインに接続され、ドレインが第1の抵抗を介して電源に接続されている第4のMOSトランジスタと、 ソースが前記第3のMOSトランジスタのドレインに接続され、ドレインが第2の抵抗を介して前記電源に接続されている第5のMOSトランジスタとを備え、 前記第4のMOSトランジスタのドレインが前記第3のMOSトランジスタのゲートに接続され、 前記第5のMOSトランジスタのドレインが前記第2のMOSトランジスタのゲートに接続され、 前記第4のMOSトランジスタのゲートを第1の入力とし、 前記第5のMOSトランジスタのゲートを第2の入力とし、 前記第4のMOSトランジスタのドレインを第1の出力とし、 前記第5のMOSトランジスタのドレインを第2の出力とすることを特徴とするラッチ回路。

IPC (7件)：

H03K 3/356 ,  H03L 7/00 ,  H03L 7/08 ,  H03K 3/023 ,  H03K 19/017 ,  H03K 19/094 ,  H04L 7/02

FI (8件)：

H03K3/356 E ,  H03L7/00 B ,  H03L7/08 M ,  H03L7/08 L ,  H03K3/023 C ,  H03K19/00 101K ,  H03K19/094 A ,  H04L7/02 Z

Fターム (29件)：

5J034AB03 ,  5J034CB02 ,  5J034DB08 ,  5J043AA03 ,  5J043EE00 ,  5J056AA01 ,  5J056BB17 ,  5J056CC01 ,  5J056CC14 ,  5J056DD13 ,  5J056DD28 ,  5J056EE06 ,  5J056EE07 ,  5J056FF01 ,  5J056FF09 ,  5J056GG11 ,  5J056KK01 ,  5J106AA03 ,  5J106BB01 ,  5J106CC21 ,  5J106DD24 ,  5J106DD42 ,  5J106DD46 ,  5J106HH02 ,  5J106KK40 ,  5K047GG09 ,  5K047GG11 ,  5K047GG56 ,  5K047MM63