受信回路、システム装置及び半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (2件)：恩田博宣 , 恩田誠
公報種別：公開公報
出願番号（国際出願番号）：特願2010-233772
公開番号（公開出願番号）：特開2012-088852
出願日： 2010年10月18日
公開日（公表日）： 2012年05月10日
要約：

【課題】タイミングエラーの発生を抑制することのできる受信回路を提供する。【解決手段】受信回路40は、データ列DQの先頭のデータをラッチするためのセットアップタイム及びホールドタイムを満たすタイミングでデータストローブ信号DQSの先頭の立ち上がりエッジが発生するように、データストローブ信号DQSに第1の遅延量を与える第1遅延回路42を含む。受信回路40は、データ列DQの3番目のデータをラッチするためのセットアップタイム及びホールドタイムを満たすタイミングでデータストローブ信号DQSの2番目の立ち上がりエッジが発生するように、データストローブ信号DQSに第2の遅延量を与える第2遅延回路43を含む。受信回路40は、第1遅延信号DQS1の先頭立ち上がりエッジでラッチした先頭データと、第2遅延信号DQS2の2番目の立ち上がりエッジでラッチした3番目のデータを選択する選択回路S1を含む。【選択図】図2

請求項（抜粋）：

データをストローブ信号に基づいて受信する受信回路において、前記ストローブ信号のプリアンブル期間に続く第1方向の第1遷移のタイミングを、前記ストローブ信号に同期して連続的に入力されるデータ列の先頭のデータをラッチするためのセットアップタイム及びホールドタイムを満たすタイミングとするように、前記ストローブ信号に第1の遅延量を与える第1の遅延回路と、前記ストローブ信号において前記第1遷移よりも後に到来する前記第1方向の第2遷移のタイミングを、前記データ列における前記先頭のデータとは異なる奇数番目のデータをラッチするためのセットアップタイム及びホールドタイムを満たすタイミングとするように、前記ストローブ信号に第1の遅延量とは異なる第2の遅延量を与える第2の遅延回路と、前記第1遷移に応答して前記先頭のデータをラッチし、前記第2遷移に応答して前記奇数番目のデータをラッチするラッチ回路と、を含むことを特徴とする受信回路。

IPC (3件)：

G06F 12/00 , G11C 11/401 , G11C 11/407

FI (4件)：

G06F12/00 564D , G11C11/34 362Z , G11C11/34 362T , G06F12/00 597D

Fターム (7件)：

5B060CC01 , 5M024AA27 , 5M024BB30 , 5M024JJ03 , 5M024JJ04 , 5M024PP01 , 5M024PP07

引用特許：

審査官引用 (4件)

クロック発生回路およびそれを用いた半導体記憶装置
公報種別：公開公報出願番号：特願2003-136750 出願人：エルピーダメモリ株式会社
メモリ制御装置、メモリ最適化プログラムおよびメモリ最適化方法
公報種別：公開公報出願番号：特願2008-335255 出願人：東芝ストレージデバイス株式会社
メモリー制御回路及び方法
公報種別：公開公報出願番号：特願2007-102555 出願人：南亞科技股ふん有限公司

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