半導体装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (5件)：筒井大和 , 菅田篤志 , 筒井章子 , 中原亨 , 坂次哲也
公報種別：公開公報
出願番号（国際出願番号）：特願2010-212042
公開番号（公開出願番号）：特開2012-069652
出願日： 2010年09月22日
公開日（公表日）： 2012年04月05日
要約：

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極MGとp型ウエルPW1との間および制御ゲート電極CGとメモリゲート電極MGとの間には、絶縁膜5が形成されている。この絶縁膜5のうち、メモリゲート電極MGの下面と半導体基板1の上面との間の部分は、酸化シリコン膜6a,6cと酸化シリコン膜6a,6cに挟まれた窒化シリコン膜6bとを有している。絶縁膜5のうち、制御ゲート電極CGの側面とメモリゲート電極MGの側面との間の部分は、酸化シリコン膜6a,6cと酸化シリコン膜6a,6cに挟まれた空洞CAVとを有し、窒化シリコン膜6bを有していない。【選択図】図2

請求項（抜粋）：

不揮発性メモリのメモリセルを備える半導体装置であって、半導体基板と、前記半導体基板の上部に形成された、前記メモリセルを構成する第1ゲート電極と、前記半導体基板の上部に形成され、前記第1ゲート電極と隣り合い、前記メモリセルを構成する第2ゲート電極と、前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に形成された絶縁膜と、を有し、前記絶縁膜のうち、前記第2ゲート電極の下面と前記半導体基板の上面との間の第1の部分は、第1酸化シリコン膜と第2酸化シリコン膜と前記第1および第2酸化シリコン膜に挟まれた窒化シリコン膜とを有し、前記窒化シリコン膜は、前記メモリセルの電荷蓄積部として機能し、前記絶縁膜のうち、前記第1ゲート電極の側面と前記第2ゲート電極の側面との間の第2の部分は、前記第1酸化シリコン膜と前記第2酸化シリコン膜と前記第1および第2酸化シリコン膜に挟まれた空洞とを有し、前記窒化シリコン膜を有していないことを特徴とする半導体装置。

IPC (5件)：

H01L 27/115 , H01L 21/824 , H01L 29/788 , H01L 29/792 , H01L 27/10

FI (4件)：

H01L27/10 434 , H01L29/78 371 , H01L27/10 481 , H01L27/10 461

Fターム (58件)：

5F083EP18 , 5F083EP24 , 5F083EP33 , 5F083EP35 , 5F083EP48 , 5F083EP49 , 5F083EP63 , 5F083EP68 , 5F083ER02 , 5F083ER03 , 5F083ER11 , 5F083ER22 , 5F083ER30 , 5F083GA21 , 5F083GA24 , 5F083JA04 , 5F083JA33 , 5F083JA35 , 5F083JA37 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083MA05 , 5F083MA06 , 5F083MA16 , 5F083MA19 , 5F083NA01 , 5F083PR05 , 5F083PR06 , 5F083PR12 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083PR46 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083PR56 , 5F083ZA05 , 5F083ZA07 , 5F083ZA13 , 5F101BA45 , 5F101BB02 , 5F101BB08 , 5F101BC02 , 5F101BC11 , 5F101BD07 , 5F101BD22 , 5F101BD35 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BF03 , 5F101BH03 , 5F101BH08 , 5F101BH15 , 5F101BH21

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