文献

J-GLOBAL ID：201302204135868182   整理番号：13A0081602

埋込みTSVを有する3D ICパッケージの熱性能

Thermal Performance of 3D IC Package with Embedded TSVs

著者 (8件)： TAIN Ra-Min (Industrial Technol. Res. Inst., Hsinchu, TWN) ,  DAI Ming-Ji (Industrial Technol. Res. Inst., Hsinchu, TWN) ,  CHAO Yu-Lin (Industrial Technol. Res. Inst., Hsinchu, TWN) ,  LI Sheng-Liang (Industrial Technol. Res. Inst., Hsinchu, TWN) ,  CHIEN Heng-Chieh (Industrial Technol. Res. Inst., Hsinchu, TWN) ,  WU Sheng-Tsai (Industrial Technol. Res. Inst., Hsinchu, TWN) ,  LI Wei (Industrial Technol. Res. Inst., Hsinchu, TWN) ,  LO Wei-Chung (Industrial Technol. Res. Inst., Hsinchu, TWN)
資料名： Transactions of the Japan Institute of Electronics Packaging  (Transactions of the Japan Institute of Electronics Packaging)
巻： 5  号： 1  ページ： 75-84  発行年： 2012年12月25日 
JST資料番号： L7297A  ISSN： 1883-3365  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： QFPパッケージ内に組立てた二チップ積層3次元IC構造の熱性能測定の実験装置を検討した。パッケージの接合点からケース面(底)までの熱抵抗の測定を行うため,0.18μm CMOS技術を用いた二チップ積層3次元ICをQFPパッケージに実装した。QFPパッケージの垂直方向における種々の材料の領域における熱抵抗を累積構造関数と微分構造関数を使用して解析できた。トップチップはTSVを用いて埋め込まれ,60μmの厚さまで薄くされた。ボトムチップはTSVがなく厚みは通常のICチップと同じである。結果として,トップチップは最小の熱抵抗をもつ。ホットスポットの加熱条件は結果として,パッケージの熱抵抗が均一の加熱条件の場合より二倍になる。一方,QFPパッケージのシミュレーションモデルも開発した。

シソーラス用語： *ICパッケージ ,  バイアホール ,  QFP【パッケージ】 ,  半導体チップ ,  熱抵抗 ,  熱伝導
準シソーラス用語： ICチップ ,  TSV【配線】

分類 (2件)： 固体デバイス製造技術一般  (NC03030V) ,  固体デバイス材料  (NC03020K)

引用文献 (15件)：

• [1] H. C. Chien, J. Lau, Y. L. Chao, R. M. Tain et al., "Estimation for Equivalent Thermal Conductivity of Silicon-Through Vias (TSVs) Used for 3D IC Integra-tion," Proceedings of International Microsystems,Packaging, Assembly and Circuits Technology Con-ference, TW059-1, 2011.
• [2] H. C. Chien, J. Lau, Y. L. Chao, R. M. Tain, M. J. Dai, S. T Wu, W. C. Lo, and M. J. Kao, 'Thermal Perfor-mance of 3D IC Integration with Through-Silicon Via (TSV)," 44th International Symposium on Microelec-tronics, 000025-000032, IMAPS, 2011.
• [3] K. Banerjee, S. J. Souri, P. Kapur, and K. C. Saraswat, "3-D ICs: A novel chip design for improving deep-submicro meter interconnect performance and sys- tem-on-integration," Invited paper, Proceedings of the IEEE, Vol. 89, No. 5, pp. 602-633, 2001.
• [4] C. K. Yu, C. K. Liu, and M. J. Dai, 'Thermal Simula-tions for 4-Layer Stacked IC Packages," 41th Interna-tional Symposium on Microelectronics, pp. 284-289, IMAPS, 2008.
• [5] C. K. Yu, M. C. Shieh, C. K. Liu, M. J. Dai, and R M. Tain, 'The Numerical Study for The Thermal Char-acteristics of 3D Vertical Stacked Die Packages," InterPACK2009-89242, 2009.

タイトルに関連する用語 (5件)： 埋込み ,  TSV ,  3D ,  ICパッケージ ,  熱性能