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J-GLOBAL ID：201302219998751582   整理番号：13A1648732

65nm CMOSの35dB損失補償を用いる10Gb/s 2-IIR-タップDFE受信機

A 10Gb/s 2-IIR-Tap DFE Receiver with 35dB Loss Compensation in 65-nm CMOS

著者 (2件)： ELHADIDY Osama (Texas A&M Univ., TX, USA) ,  PALERMO Samuel (Texas A&M Univ., TX, USA)
資料名： Digest of Technical Papers. Symposium on VLSI Circuits  (Digest of Technical Papers. Symposium on VLSI Circuits)
巻： 2013  ページ： 223-224  発行年： 2013年 
JST資料番号： W0767A  ISSN： 2158-5601  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

シソーラス用語： 補償 ,  CMOS構造 ,  *受信機 ,  再帰フィルタ ,  等化器 ,  *データ通信 ,  誤り率
準シソーラス用語： BER【誤り率】 ,  DFE【等化器】 ,  IIRフィルタ ,  損失補償

分類 (1件)： データ通信  (ND11040A)

タイトルに関連する用語 (6件)： CMOS ,  損失補償 ,  IIR ,  タップ ,  DfE ,  受信機