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J-GLOBAL ID：201302225174214227   整理番号：13A1034419

高水準決定図と突然変異演算子を利用した自動化設計誤りデバッグツール

Automated design error debug using high-level decision diagrams and mutation operators

著者 (6件)： RAIK Jaan ,  REPINSKI Urmas ,  CHEPUROV Anton ,  HANTSON Hanno ,  UBAR Raimund ,  JENIHHIN Maksim
資料名： Microprocessors and Microsystems  (Microprocessors and Microsystems)
巻： 37  号： 4-5  ページ： 505-513  発行年： 2013年06月 
JST資料番号： H0781A  ISSN： 0141-9331  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 本論文は,レジスタトランスファレベル(RTL)ハードウェア記述言語コードのソースレベルで,高水準決定図(HLDD)モデルの設計表現を利用し,これに突然変異演算子を適用して訂正することで,設計誤りを検出する方法を提案する。この誤り検出は,HLDDに関する検証の下で,設計の不整合と整合した出力のバックトラッキングを利用する。この検出手順の結果,RTL記述のすべての変数は疑わしさ指数を与えられる。それに続き,突然変異ベース訂正アルゴリズムを適用し,検証下の設計に対し自動訂正を実現する。一連の順序RTLベンチマークに関する実験で,この方法により注入された設計誤りが高精度かつ短い実行時間で検出できることを示す。事実,実験で注入された誤りの大部分は,提案した診断アルゴリズムにより最も疑わしい誤りとして識別された。さらにこの検出精度のため,突然変異利用訂正に要する反復は非常に少なく,従って実行時間は短いことを示す。Copyright 2013 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： 順序回路 ,  *ハードウェア記述言語 ,  誤り訂正 ,  *誤り検出 ,  図表 ,  演算子 ,  計算機コード ,  デバッギング ,  回路設計 ,  バックトラッキング ,  指数 ,  実験 ,  精度 ,  時間 ,  アルゴリズム ,  *論理設計
準シソーラス用語： ソースコード ,  *レジスタトランスファレベル ,  ベンチマーク回路 ,  *決定図 ,  検出精度 ,  高精度 ,  実行時間 ,  診断アルゴリズム ,  突然変異演算子 ,  評価実験

分類 (2件)： CAD,CAM  (JE10000A) ,  論理回路  (NC05070B)

タイトルに関連する用語 (6件)： 突然変異演算子 ,  自動化 ,  設計 ,  誤り ,  デバッグ ,  ツール