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J-GLOBAL ID：201302236231741583   整理番号：13A1339738

複数位相型TDC付きシングルスロープADCの動作タイミングによる低電力化

Low-Power-Consumption Driving in Single-Slope ADC with Multi-phase TDC

著者 (5件)： 内田大輔 (北大 大学院情報科学研究科) ,  染谷槙人 (北大 大学院情報科学研究科) ,  池辺将之 (北大 大学院情報科学研究科) ,  本久順一 (北大 大学院情報科学研究科) ,  佐野栄一 (北大 大学院情報科学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 113  号： 112(ICD2013 24-46)  ページ： 97-100  発行年： 2013年06月27日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： いままでに,CMOSイメージセンサの“Single-Slope型A/D”の量子化誤差をTDC:Time to Digital Converterで再計測する方法を提案してきた。InverterによるDelay-line方式に対し,位相の異なるクロック信号を用いたD-FFによるTDCを後段に付加し,ビット整合性とMeta-Stability回避を行う。しかしながら,TDCの常時動作により,消費電力が増加してしまう問題があった。そこで,比較器出力を遅延させることでTDCを間欠動作させることを提案する。0.18umプロセス200MHz動作をターゲットにしたとき,12ビットADC(前段8bit,後段4bit)を想定した場合,通常のADC+TDC方式と比較し38%の電力削減(SS-ADCと比較し92%の削減)を達成した。面積は,通常のADC+TDC方式と比較し1.4%の増加(SS-ADCと比較し42%の増加)である。(著者抄録)

シソーラス用語： *AD変換器 ,  間欠運動 ,  消費電力 ,  *イメージセンサ ,  CMOS構造 ,  クロック ,  半導体プロセス ,  量子化誤差 ,  計測システム ,  シミュレータ ,  評価試験 ,  タイミング解析 ,  *CMOSイメージセンサ ,  *省エネルギー技術 ,  MOS構造 ,  測時機 ,  *節約
準シソーラス用語： *省エネルギー ,  *ADC【変換器】 ,  位相クロック ,  回路シミュレータ ,  *低消費電力

分類 (3件)： AD・DA変換回路  (NC05080M) ,  計測機器一般  (AD02000X) ,  エネルギー消費・省エネルギー  (LD01000B)

タイトルに関連する用語 (5件)： 位相 ,  TDC ,  スロープ ,  ADC ,  低電力化