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J-GLOBAL ID：201302240764256617   整理番号：13A0686769

回路構造の異なるラッチの消費エネルギーの比較

著者 (4件)： 藤田隆史 (京大 大学院情報学研究科) ,  筒井弘 (京大 大学院情報学研究科) ,  越智裕之 (京大 大学院情報学研究科) ,  佐藤高史 (京大 大学院情報学研究科)
資料名： 電子情報通信学会大会講演論文集  (電子情報通信学会ソサイエティ大会講演論文集)
巻： 2013  号： エレクトロニクス2  ページ： 78  発行年： 2013年03月05日 
JST資料番号： G0508A  ISSN： 1349-1369  資料種別： 会議録 (C)
記事区分： 短報  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本稿ではラッチのトポロジとトランジスタのゲート幅に着目をして,最小動作電圧と消費エネルギーの変化を調査した。フィードバック部の素子をトランスミッションゲートで構成する,あるいはフィードバック部のトランジスタのゲート幅を大きくすることで最小動作電圧を改善する事が出来る。(著者抄録)

シソーラス用語： 消費電力 ,  エネルギー消費 ,  *ラッチ回路 ,  最適化 ,  形状最適化 ,  *位相最適化 ,  改変
準シソーラス用語： *トポロジー最適化 ,  消費エネルギー ,  *超低消費電力

分類 (1件)： 固体デバイス一般  (NC03010Z)

タイトルに関連する用語 (2件)： 回路構造 ,  消費エネルギー