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J-GLOBAL ID：201302244316550348   整理番号：13A0012032

シーケンシャル書込技法を用いた40nm256Kb半選択弾性8T SRAM

A 40-nm 256-Kb Half-Select Resilient 8T SRAM with Sequential Writing Technique

著者 (7件)： YOSHIMOTO S. (Depratment of Information science Kobe Univ.) ,  TERADA M. (Depratment of Information science Kobe Univ.) ,  OKUMURA S. (Depratment of Information science Kobe Univ.) ,  SUZUKI T. (Panasonic Corp.) ,  MIYANO S. (Semiconductor Technol. Academic Res. Center (STARC)) ,  KAWAGUCHI H. (Depratment of Information science Kobe Univ.) ,  YOSHIMOTO M. (Depratment of Information science Kobe Univ.)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 9  号： 12  ページ： 1023-1029 (J-STAGE)  発行年： 2012年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は,シーケンシャル書込技法を用いた革新的な半選択弾性二重書込ワード線8T(DW8T)SRAMを紹介した。二重書込ワード線は書込サイクルにおいてシーケンシャルに活性化され,半VDDプリチャージとの組合せが半選択問題を抑制する。40nm CMOSプロセスを用いて,256Kb DW8T SRAMと半VDD発生装置を実装した。7つのサンプルを計測した結果,従来型8T SRAMに比して,提案した256Kb DW8T SRAMがVDDmin 600mVを達成し,平均VDDminを367mV改善することを示した。計測された漏れ電力を25%低減できる。(翻訳著者抄録)

シソーラス用語： *SRAM ,  *トランジスタ ,  *シーケンシャル処理 ,  *データ書込 ,  配線 ,  選択問題 ,  半導体プロセス ,  計測 ,  漏れ電流 ,  弾性 ,  評価試験 ,  充電 ,  記憶素子
準シソーラス用語： CMOSプロセス ,  プリチャージ ,  ワード線 ,  性能計測 ,  漏れ電力

分類 (2件)： 半導体集積回路  (NC03162T) ,  記憶装置  (JC04060F)

引用文献 (7件)：

• [1] R. Heald and P. Wang, “Variability in Sub-100nm SRAM Designs,” Proc. International Conference on Computer Aided Design, pp. 347-352, 2004.
• [2] M. Yamaoka, K. Osada, and T. Kawahara, “A Cell-activation-time Controlled SRAM for Low-voltage Operation in DVFS SoCs Using Dynamic Stability Analysis,” European Solid-State Circuits Conference (ESSCIRC), pp. 286-289, Sept. 2008.
• [3] H. Pilo, J. Barwin, G. Braceras, C. Browning, S. Burns, J. Gabric, and M. Miller, “An SRAM Design in 65nm and 45nm Technology Nodes Featuring Read and Write-Assist Circuits to Expand Operating Voltage,” IEEE Symp. on VLSI Circuits, pp. 15-16, June 2006.
• [4] Y. Morita, H. Fujiwara, H. Noguchi, Y. Iguchi, K. Nii, H. Kawaguchi, and M. Yoshimoto, “An Area-Conscious Low-Voltage-Oriented 8T-SRAM Design under DVS Environment,” IEEE Symp. on VLSI Circuits, pp. 256-257, June 2007.
• [5] T. Suzuki, S. Moriwaki, A. Kawasumi, S. Miyano, and H. Shinohara, “0.5-V, 150-MHz, Bulk-CMOS SRAM with Suspended Bit-Line Read Scheme,” European Solid-State Circuits Conference (ESSCIRC), pp. 354-357, Sept. 2010.

タイトルに関連する用語 (5件)： シーケンシャル ,  書込 ,  技法 ,  弾性 ,  SRAM