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J-GLOBAL ID：201302245035821195   整理番号：13A0014540

2重モード検出器とカウンタを有する部分ーL PLL

A Fractional-N PLL with Dual-Mode Detector and Counter

著者 (2件)： PARK Fitzgerald Sungkyung (Dep. of Electronics Engineering, Pusan National Univ.) ,  KLEMMER Nikolaus (RF ASIC Team, Texas Instruments)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E95-C  号： 12  ページ： 1887-1890 (J-STAGE)  発行年： 2012年 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 部分ーL位相同期ループ(PLL)がDigRFインタフェイスのために設計された。PLLのディジタル部分は主に2重モード位相周波数検出器(PFD),ディジタルカウンタ,及びΔΣ変調(DSM)よりなっている。PFDは,基準クロックの立ち上がり端のみか,立ち上がりと立ち下がり端の両方を使用するかで26MHzか52MHzの基準周波数のどちらかで運転できる。カウンタとDSMの間のインタフェイスは信号周回遅延に関し,十分な時間余裕を与えるように設計された。この回路は1.2V供給90-nm CMOSプロセス技術,ドレン1mAを用いて実装された。(翻訳著者抄録)

シソーラス用語： *位相同期ループ ,  ΔΣ変調 ,  *計数器 ,  *インタフェイス ,  半導体プロセス ,  クロック ,  遅れ ,  周波数
準シソーラス用語： CMOSプロセス ,  *PLL【信号】 ,  *カウンタ ,  キャリア周波数 ,  遅延

分類 (2件)： 論理回路  (NC05070B) ,  変復調回路  (NC05050F)

引用文献 (3件)：

• HUANG, Q. Speed optimization of edge-triggered CMOS circuits for gigahertz single-phase clocks. IEEE J. Solid-State Circuits. 1996, 31, 3, 456-465
• CHANG, H. H. A 723-MHz 17.2-mW CMOS programmable counter. IEEE J. Solid-State Circuits. 1998, 33, 10, 1572-1575
• SHU, K. A 2.4-GHz monolithic fractional-N frequency synthesizer with robust phase-switching prescaler and loop capacitance multiplier. IEEE J. Solid-State Circuits. 2003, 38, 6, 866-874

タイトルに関連する用語 (4件)： 2重モード ,  検出器 ,  カウンタ ,  PLL