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J-GLOBAL ID：201302255175354894   整理番号：13A1193349

広いIOバスをもつチップ-オン-ウエハ-オン-基板の熱キャラクタリゼーション

Thermal Characterization of a Chip-on-Wafer-on-Substrate with Wide-IO Bus

著者 (5件)： TSAI Kuo-Ying (National Taiwan Univ. Sci. and Technol., Taipei City, TWN) ,  TSAI Kuo-Ying (VIA Technol., Inc., New Taipei City, TWN) ,  XU Sendren Sheng-Dong (National Taiwan Univ. Sci. and Technol., Taipei City, TWN) ,  LO Yu-Kang (National Taiwan Univ. Sci. and Technol., Taipei City, TWN) ,  CHANG Wen-Yuan (VIA Technol., Inc., New Taipei City, TWN)
資料名： Journal of Computational and Theoretical Nanoscience  (Journal of Computational and Theoretical Nanoscience)
巻： 10  号： 6  ページ： 1343-1346  発行年： 2013年06月 
JST資料番号： W2377A  ISSN： 1546-1955  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 4層の積層構造をもつチップ-オン-ウエハ-オン-基板(CoWoS)構造およびマルチチップパッケージ(MCP)の温度分布および電気抵抗を測定した。広いI/O領域をもつメモリチップおよび論理チップのいずれにおいても,中間ヒートシンク層の挿入により温度勾配が減少し,伝送特性が改善された。ケイ素中間層は層厚の増大により好結果を示すのに対し,ガラス中間層では最適層厚(500~1000μm)が存在することを確かめた。

シソーラス用語： *素子構造 ,  *積層構造 ,  包装技法 ,  梱包 ,  *温度分布 ,  *電気抵抗 ,  記憶素子 ,  論理素子 ,  温度勾配 ,  ガラス ,  ケイ素 ,  サイズ効果 ,  遮蔽
準シソーラス用語： *チップ-オン-ウエハ-オン-基板 ,  パッケージ ,  パッケージング技術 ,  マルチチップパッケージ ,  メモリ素子

分類 (4件)： 固体デバイス製造技術一般  (NC03030V) ,  比熱・熱伝導一般  (BL05021E) ,  物理化学一般その他  (CB01030T) ,  計算機シミュレーション  (JE11000H)

タイトルに関連する用語 (3件)： バス ,  ウエハ ,  キャラクタリゼーション