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J-GLOBAL ID：201302256631450309   整理番号：13A1472010

FPGAに対するMD5高速モデルの設計

Design of MD5 High-Speed Models on FPGA

著者 (4件)： Han Jinsheng (School of Information Sci. & Engineering, East China Univ. of Sci. and Technol., Shanghai) ,  Lin Jiajun (School of Information Sci. & Engineering, East China Univ. of Sci. and Technol., Shanghai) ,  Ye Jianwu (Eastern Communications Co. Ltd., Zhejiang, Hangzhou) ,  Zhou Wenjin (Tianjin Municipal Government, International Economic Res., Tianjin)
資料名： Beijing Ligong Daxue Xuebao  (Beijing Ligong Daxue Xuebao)
巻： 32  号： 12  ページ： 1258-1261,1268  発行年： 2012年 
JST資料番号： W0652A  ISSN： 1001-0645  CODEN： BLXUEV  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： FPGAに対するMD5性能改善のために,データフローに基づく設計概念を提案した。設計段階で,それは特定のFPGA,期待システム性能および特定の複合アルゴリズムを効果的に評価する。MD5ラウンドの3つのモデルを提唱し,実験のためにモデルの一つを選んだ。実験結果は,設計したMD5アルゴリズムが処理能力を効率的に最大66.56Gbit/sに高めることを示している。Data from the ScienceChina, LCAS. Translated by JST

シソーラス用語： *FPGA ,  性能 ,  スループット ,  概念 ,  改良
準シソーラス用語： データフロー ,  システム性能 ,  実験結果 ,  処理能力 ,  設計概念 ,  性能改善

分類 (1件)： 数値計算  (JE02000J)

タイトルに関連する用語 (3件)： FPGA ,  モデル ,  設計