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J-GLOBAL ID：201302260278066343   整理番号：13A0931203

高速利得セルeDRAMのBIST方式

A BIST Scheme for High-speed Gain Cell eDRAM

著者 (4件)： Yan Bing (ASIC & System State Key Lab.,Dept.of Microelectronics,Fudan Univ., Shanghai) ,  Xie Yufeng (ASIC & System State Key Lab.,Dept.of Microelectronics,Fudan Univ., Shanghai) ,  Yuan Rui (ASIC & System State Key Lab.,Dept.of Microelectronics,Fudan Univ., Shanghai) ,  Lin Yinyin (ASIC & System State Key Lab.,Dept.of Microelectronics,Fudan Univ., Shanghai)
資料名： Guti Dianzixue Yanjiu yu Jinzhan  (Guti Dianzixue Yanjiu yu Jinzhan)
巻： 32  号： 2  ページ： 192-197  発行年： 2012年 
JST資料番号： C2084A  ISSN： 1000-3819  CODEN： GDYJE2  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 組込み自己テスト(BIST)方式を,200MHzの高周波数で操作することができる新たな利得セルベース埋込み式DRAMの高速試験用に提示した。このBIST実用化は,命令セットアーキテクチャ(ISA)とハードウェアから成る。命令実行用の四段階命令パイプラインは,高速試験を可能にした。このパイプラインは,様々な命令の組合せを実行することによっていろいろな試験を実行することができ,その結果,高い故障カバレッジを保証できるようになった。BISTによる8kb利得セルメモリを,0.13μm CMOS技術で作成した。ATE(自動試験機械)に関するシリコン測定は,BISTが様々な試験モードにおいて高速試験を実行できることを示した。BISTモジュールの導入が,試験速度を改善し,ATEの性能要求を軽減して,試験効率を改善した。Data from the ScienceChina, LCAS. Translated by JST

シソーラス用語： *BIST ,  DRAM ,  被覆率 ,  計算機アーキテクチャ ,  電子技術 ,  ハードウェア ,  命令セット ,  HF【周波数】 ,  自動試験 ,  試験装置
準シソーラス用語： 組込み自己テスト ,  故障カバレッジ ,  アーキテクチャ ,  CMOS技術 ,  高周波数 ,  試験機

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (3件)： 利得 ,  セル ,  BIST