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J-GLOBAL ID:201302264720555168   整理番号:13A0620224

GPGPUによる組み合わせ論理回路の入力パタン並列論理シミュレーション

Input Pattern Parallel Logic Simulation of Combinatorial Circuits Using GP-GPU
著者 (2件):
資料名:
号: 42  ページ: 63-70  発行年: 2013年03月31日 
JST資料番号: Z0744C  ISSN: 1348-3323  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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大規模論理回路の設計検証やテスト生成において,大規模組み合わせ論理回路の論理シミュレーションが必要となる。これを高速化するために,数百の演算ユニット(コア)を利用できるGPGPU技術を用いて大量の入力パタンを並列に処理する論理シミュレーション手法を提案する。ISCASのベンチマーク回路の論理シミュレーションで提案手法により約12~18倍高速化することができた。(著者抄録)
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分類 (1件):
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図形・画像処理一般 
タイトルに関連する用語 (5件):
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