文献

J-GLOBAL ID：201302266147612928   整理番号：13A1182692

同時双方向通信が可能な8-Gbps CMOSピンエレクトロニクスハードウエアマクロ

8Gbps CMOS Pin Electronics Hardware Macro with Simultaneous Bi-directional Capability

著者 (7件)： KOJIMA Shoji (アドバンテスト) ,  ARAI Yasuyuki (アドバンテスト) ,  FUJIBE Tasuku (アドバンテスト) ,  ATAKA Tsuyoshi (アドバンテスト研) ,  ONO Atsushi (アドバンテスト) ,  SAWADA Ken-ichi (アドバンテスト) ,  WATANABE Daisuke (アドバンテスト)
資料名： Probo  (Probo)
号： 40  ページ： 15-26  発行年： 2013年07月02日 
JST資料番号： L1550A  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,8Gbpsのテスティングに適用可能なCMOSピンエレクトロニクス・ハードウエア・マクロを紹介する。そのマクロはドライバ,コンパレータ,DAC,コントロール・ジックを含み,サイズは2mm×1.6mmと小さい。そのマクロは65nmプロセスのスタンダードCMOSに実装され,パターン発生器とタイミング発生器とともに同一チップ上に実装できるため,ワンチップ化されたピンエレクトロニクスを実現できる。さらに,そのマクロは双方向通信機能(SBD)を備える。SBDはI/Oの方向が頻繁に切り替わるようなテストにおいてテスト時間を削減可能にする。本論文では,そのSBD機能を評価するための単純で信頼性の高い評価手法もあわせて紹介する。そのマクロはテストチップに実装され,8Gbpsのテスト・システムに適用可能であることを示した。(著者抄録)

シソーラス用語： *双方向通信 ,  CMOS構造 ,  試験装置 ,  テスト構造 ,  *回路試験 ,  コンパレータ ,  電気試験 ,  電子回路
準シソーラス用語： テスト回路 ,  ピネレクトロニクス ,  集積回路試験

分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (10件)：

• [1] J.A.Gasbarro and M.A.Horwitz. "Integrated Pin Electronics for VLSI Functional Testers" in IEEE JSSC, vol.24, no2, pp.331-337,Apr., 1989
• [2] C.Branson, D.Murray, and S.Sullivan. "Integrated Pin Electronics for a VLSI Test System" in IEEE International Test Conference, pp.23-27, paper2.2, 1988
• [3] B.G.West. "Simultaneous Bidirectional Test Data Flow for a Low-cost Wafer Test Strategy" in IEEE International Test Conference, pp.947-951, paper36.3, 1988
• [4] Y.Tomita, et al. "A 20Gb/s Bidirectional Transceiver Using a Resistor-Transconductor Hybrid" in IEEE ISSCC, Dig. Tech. Papers, pp.516-517, Feb., 2006
• [5] Y.Arai and S.Kojima. "Differential driver circuit", US Patent 8220947, July 17, 2012.

タイトルに関連する用語 (2件)： 双方向通信 ,  CMOS