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J-GLOBAL ID：201302277430220922   整理番号：13A0514713

開口位相検出器および位相からアナログへの変換器による低電力スパーおよび低規範スパーを持つ分配器無しPLL

A Dividerless PLL With Low Power and Low Reference Spur by Aperture-Phase Detector and Phase-to-Analog Converter

著者 (7件)： CAI Deyun (Fudan Univ., Shanghai, CHN) ,  FU Haipeng (Fudan Univ., Shanghai, CHN) ,  REN Junyan (Fudan Univ., Shanghai, CHN) ,  LI Wei (Fudan Univ., Shanghai, CHN) ,  LI Ning (Fudan Univ., Shanghai, CHN) ,  YU Hao (Nanyang Technological Univ., Singapore) ,  YEO Kiat Seng (Nanyang Technological Univ., Singapore)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 60  号： 1  ページ： 37-50  発行年： 2013年01月 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,開口位相検出器(APD)および位相からアナログへの変換器(PAC)による低電力スパーおよび低規範スパーを持つ2.1GHz分配器無しPLL(位相同期ループ)を提案した。ここで提案した二重ループPLLに関するトポロジーおよびループノイズ解析を行い,提案CP(電荷ポンプ)の動作原理,ループパラメータの設計,PLLノイズの最適化などの手法を示した。提案方式の回路設計および実装設計を行い,その詳細事項を取り上げ,APD,PAC,電荷ポンプAPD/PAC/CPのクロック生成およびタイミングダイアグラム,CPノイズの比較,VCO(電圧制御型発振器)などについて論じた。ここではTSMC 0.13μm1.2V CMOSプロセスを用いてチッププロトタイプを実装し,その上での評価実験を実施した。その結果,提案方式では1.2V供給電圧から2.5mAを消費し,それが占める面積も示した。また,規範スパーや帯域内位相ノイズの結果も示した。

シソーラス用語： *位相同期ループ ,  *復調器 ,  検出器 ,  ループ ,  *雑音 ,  パラメタリゼーション ,  最適化手法 ,  最適設計 ,  励起 ,  評価試験 ,  CMOS構造 ,  実装設計 ,  発振器
準シソーラス用語： *PLL【信号】 ,  位相検出 ,  *位相検出器 ,  電荷ポンプ

分類 (3件)： 信号理論  (ND02020G) ,  変復調回路  (NC05050F) ,  雑音一般  (ND04010J)

タイトルに関連する用語 (9件)： 位相検出器 ,  位相 ,  アナログ ,  変換器 ,  低電力 ,  スパー ,  規範 ,  分配器 ,  PLL