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J-GLOBAL ID：201302295609371557   整理番号：13A0190086

Validation of a full-chip simulation model for supply noise and delay dependence on average voltage drop with on-chip delay measurement

著者 (5件)： ONOYE T ,  SATO T ,  HASHIMOTO M ,  ENAMI T ,  OGASAHARA Y
資料名： IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS
巻： 54  号： 10  ページ： 868-872  発行年： 2007年 
JST資料番号： O0849A  ISSN： 1549-7747  資料種別： 逐次刊行物 (A)
発行国： その他 (ZZZ)  言語： 英語 (EN)