特許

J-GLOBAL ID：201303006600834335

アクティブマトリックス型表示素子およびその製造方法

発明者： 石田 有親 ,  平松 雅人 ,  松浦 由紀
出願人/特許権者： 株式会社ジャパンディスプレイセントラル
代理人 (17件)： 蔵田 昌俊 ,  高倉 成男 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  井関 守三 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓
公報種別：公開公報
出願番号（国際出願番号）：特願2011-189028
公開番号（公開出願番号）：特開2013-051328
出願日： 2011年08月31日
公開日（公表日）： 2013年03月14日
要約：

【課題】少ない工程数でアクティブマトリクス表示素子を形成する。【解決手段】実施形態にかかるアクティブマトリックス型表示素子の製造方法は、絶縁基板上にゲート電極層、第1の絶縁膜、酸化物半導体層、第2の絶縁膜、酸化物半導体層と電気的に接続したソース・ドレイン電極を順に形成する工程を含む。酸化物半導体層は、ソース・ドレイン電極が形成される領域から画素領域にわたって形成され、第2の絶縁膜を形成する前に、酸化物半導体の画素領域に相当する部分を低抵抗処理して第1の画素電極を形成する。【選択図】図1

請求項（抜粋）：

絶縁基板上にゲート電極層を形成する工程、 該基板及び該ゲート電極層上に第1の絶縁膜を形成する工程、 第1の絶縁膜上に酸化物半導体層を形成する工程、 該酸化物半導体層上に、第2の絶縁膜をその一部に開口を持つように形成する工程、 前記第2の絶縁膜上に前記開口を介して前記酸化物半導体層と電気的に接続するようにソース・ドレイン電極を形成する工程を含み、 前記酸化物半導体層は、ソース・ドレイン電極が形成される領域から画素領域にわたって形成され、前記第2の絶縁膜を形成する工程の前に、該酸化物半導体の画素領域に相当する部分を低抵抗処理して第1の画素電極を形成する工程をさらに含むアクティブマトリックス型表示素子の製造方法。

IPC (3件)：

H01L 29/786 ,  G02F 1/136 ,  G02F 1/134

FI (4件)：

H01L29/78 618B ,  H01L29/78 612C ,  G02F1/1368 ,  G02F1/1343

Fターム (41件)：

2H092GA14 ,  2H092JA26 ,  2H092JA29 ,  2H092JA30 ,  2H092JB05 ,  2H092JB69 ,  2H092KA08 ,  2H092KB14 ,  2H092MA05 ,  2H092MA08 ,  2H092MA13 ,  2H092MA17 ,  2H092NA27 ,  2H092QA07 ,  2H092QA09 ,  5F110AA16 ,  5F110BB01 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF30 ,  5F110GG01 ,  5F110GG43 ,  5F110GG58 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HM18 ,  5F110NN02 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN72 ,  5F110NN73