特許
J-GLOBAL ID：201303010735480727
ディスプレイパイプにおけるストリーミング式翻訳
発明者：
,
出願人/特許権者：
代理人 (4件)：
辻居 幸一
, 熊倉 禎男
, 大塚 文昭
, 西島 孝喜
公報種別：公表公報
出願番号（国際出願番号）：特願2013-539882
公開番号（公開出願番号）：特表2013-543195
出願日： 2011年11月04日
公開日（公表日）： 2013年11月28日
要約：
或る実施形態では、ディスプレイパイプは、ディスプレイパイプが表示のために読み出そうとしている画像に対応する1つ又はそれ以上の翻訳ユニットを含んでいる。それぞれの翻訳ユニットは、画像データのフェッチに先行して翻訳をプリフェッチするように構成されており、ディスプレイパイプでの翻訳ミスが(少なくとも大抵の場合は)防止される。翻訳ユニットは、翻訳を先入れ先出し(FIFO)式に維持しており、ディスプレイパイプフェッチハードウェアは、所与の単数又は複数の翻訳がもはや要らなくなったら翻訳ユニットに通知する。翻訳ユニットは識別された翻訳を無効にし、直近にプリフェッチされた仮想ページに連なる仮想ページについての追加の翻訳をプリフェッチすることになる。
請求項（抜粋）：
翻訳ユニットにおいて、
複数のエントリを備えるメモリであって、それぞれのエントリが画像データのソースバッファ内の異なった仮想ページについての翻訳を格納するように構成されている、メモリと、
前記メモリへ連結されている制御回路であって、前記ソースバッファ内の処理の完了した1つ又はそれ以上の仮想ページを識別する指示を受信するように連結されていて、前記指示によって指し示されている前記1つ又はそれ以上の仮想ページについての前記翻訳を前記メモリから廃棄して前記ソースバッファ内の他の仮想ページについての追加の翻訳をプリフェッチするように構成されている、制御回路において、前記他の仮想ページは、ソースバッファ内の第2の仮想ページに隣接している第1の仮想ページを含んでおり、前記第2の仮想ページについての翻訳は、前記メモリ内に格納されている前記翻訳のうちの直近にフェッチされた翻訳である、制御回路と、を備えている翻訳ユニット。
IPC (2件)：
FI (4件)：
G06F12/10 501Z
, G06F12/08 505B
, G06F12/08 559D
, G06F12/08 505C
5B005JJ13
, 5B005KK23
, 5B005LL15
, 5B005MM51
, 5B005NN22
, 5B005QQ01
, 5B005SS13
