特許

J-GLOBAL ID：201303011627890729

半導体装置及びその製造方法

発明者： 李 起 洪 ,  皮 昇 浩 ,  孫 玄 洙
出願人/特許権者： エスケーハイニックス株式会社
代理人 (1件)： 特許業務法人中川国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-004859
公開番号（公開出願番号）：特開2013-165266
出願日： 2013年01月15日
公開日（公表日）： 2013年08月22日
要約：

【課題】積層膜の高さを低めてメモリ素子の集積度を向上させるのに適する半導体装置及びその製造方法を提供する。【解決手段】基板上に交互に積層された複数のワードライン及び複数の層間絶縁膜と、基板から突出されて複数のワードライン及び複数の層間絶縁膜を貫通する複数の垂直チャンネル膜と、複数の垂直チャンネル膜を取り囲むトンネル絶縁膜と、トンネル絶縁膜を取り囲んでトンネル絶縁膜とワードラインとの間の第1領域は、トンネル絶縁膜と層間絶縁膜との間の第2領域より薄い厚さを持つ電荷トラップ膜と、電荷トラップ膜の第1領域を取り囲む第1電荷遮断膜パターンと、を含む【選択図】図2C

請求項（抜粋）：

基板上に交互に積層された複数のワードライン及び複数の層間絶縁膜と、 前記基板から突出されて前記複数のワードライン及び前記複数の層間絶縁膜を貫通する複数の垂直チャンネル膜と、 前記複数の垂直チャンネル膜を取り囲むトンネル絶縁膜と、 前記トンネル絶縁膜を取り囲んで前記トンネル絶縁膜と前記ワードラインとの間の第1領域は、前記トンネル絶縁膜と前記層間絶縁膜との間の第2領域より薄い厚さを持つ電荷トラップ膜と、 前記電荷トラップ膜の前記第1領域を取り囲む複数の第1電荷遮断膜パターンと、 を含むことを特徴とする半導体装置。

IPC (5件)：

H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/824 ,  H01L 27/115

FI (2件)：

H01L29/78 371 ,  H01L27/10 434

Fターム (19件)：

5F083EP17 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP48 ,  5F083ER21 ,  5F083GA10 ,  5F083JA03 ,  5F083JA04 ,  5F083JA39 ,  5F101BA42 ,  5F101BA45 ,  5F101BA47 ,  5F101BB02 ,  5F101BB08 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BE07