特許
J-GLOBAL ID：201303011746818068
マルチプロセッサ装置及びマルチプロセッサ装置の制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
家入 健
公報種別：公開公報
出願番号（国際出願番号）：特願2011-268767
公開番号（公開出願番号）：特開2013-120524
出願日： 2011年12月08日
公開日（公表日）： 2013年06月17日
要約：
【課題】共有バスの使用率を低減してトレースデータの取得を行うこと【解決手段】プロセッサエレメント100、200は、共有バス1により接続される。CPU201は、タスク109の状態変更を指示するシステムコール210を実行し、システムコール210の実行によりタスク管理ブロック112へのメモリアクセス命令を、共有バス1を介して送信する。当該メモリアクセス命令は、CPU201の識別子が含まれる。CPU101は、メモリアクセス命令に応じてタスク109にかかる処理を行う。トレース制御部106は、タスク管理ブロック112へのメモリアクセス命令を検出し、検出したメモリアクセス命令に応じてタスク処理情報をCPU201の識別子と共にトレースエリア107に書き込む。【選択図】図1
請求項（抜粋）：
プログラムに基づいて演算処理を行う第1プロセッサ、第1タスク管理ブロック、第1トレース領域、及び前記第1タスク管理ブロックを監視する第1トレース制御部を有する第1プロセッサエレメントと、プログラムに基づいて演算処理を行う第2プロセッサを有する第2プロセッサエレメントと、を備え、
前記第1プロセッサエレメントと前記第2プロセッサエレメントは、伝送経路である共有バスにより相互に接続し、
前記第2プロセッサは、前記第1プロセッサが実行するタスクの状態変更を指示するシステムコールを実行し、当該システムコールの実行により前記第1タスク管理ブロックへの第1メモリアクセス命令を前記共有バスを介して送信し、
前記第1メモリアクセス命令は、前記第2プロセッサの識別子を含み、
前記第1プロセッサは、前記第1メモリアクセス命令に応じて前記タスクにかかる処理を行い、
前記第1トレース制御部は、前記第1タスク管理ブロックへの前記第1メモリアクセス命令の書き込みを検出し、検出した前記第1メモリアクセス命令に対応する前記タスクにかかる処理を第1タスク処理情報として前記第2プロセッサの識別子と共に前記第1トレース領域に書き込む、
マルチプロセッサ装置。
IPC (2件)：
FI (2件)：
G06F11/28 310B
, G06F15/78 510K
5B042GA11
, 5B042GA23
, 5B042HH30
, 5B042MC03
, 5B062AA10
, 5B062CC04
, 5B062DD10
, 5B062JJ01
, 5B062JJ08
