特許
J-GLOBAL ID：201303018082982625
回路基板検査装置
発明者：
出願人/特許権者：
代理人 (2件)：
大原 拓也
, 久保 典子
公報種別：公開公報
出願番号（国際出願番号）：特願2012-036291
公開番号（公開出願番号）：特開2013-170981
出願日： 2012年02月22日
公開日（公表日）： 2013年09月02日
要約：
【課題】被検査回路基板に検査信号として方形パルス状の高電圧を印加する際、その高電圧から実装電子部品を保護する。【解決手段】電圧発生源PSの出力制御部により、電圧発生源PSから出力される方形パルス状の検査電圧V1の立ち上がりエッジに含まれる高周波成分のカットオフ周波数fcを、接地プローブと接地電位との間に存在する浮遊容量C1,被検査回路基板のグランドパターンと接地電位との間に存在する浮遊容量C2,電子部品が有するインピーダンスZによる積分波形V2のカットオフ周波数fthよりも低くする。【選択図】図1
請求項（抜粋）：
被検査回路基板に対する検査手段として、方形パルス状の検査電圧を発生する電圧発生源と、上記電圧発生源の高電位側と低電位側とに接続される検査プローブと、接地プローブとを少なくとも含み、
上記被検査回路基板には、複数の導体パターンと、上記各導体パターンに対して共通のグランドパターンとが形成されているとともに、所定の上記導体パターンと上記グランドパターンとの間に、許容印加電圧が所定値以下に制限されている電子部品が実装されており、
上記接地プローブを上記グランドパターンに接触させた状態で、上記検査プローブを介して上記電子部品が接続されている上記導体パターンに上記電圧発生源より発生される方形パルス状の検査電圧を印加して、上記被検査回路基板の良否を検査する回路基板検査装置において、
上記接地プローブと接地電位との間に存在する浮遊容量をC1,上記被検査回路基板のグランドパターンと接地電位との間に存在する浮遊容量をC2,上記電子部品が有するインピーダンスをZとして、
上記電圧発生源の出力側には、上記検査電圧の立ち上がりエッジに含まれる高周波成分のカットオフ周波数fcを、上記C1,C2およびZによる積分波形のカットオフ周波数fthよりも低くする出力制御部が設けられていることを特徴とする回路基板検査装置。
IPC (2件)：
FI (2件)：
Fターム (10件)：
2G014AA02
, 2G014AA03
, 2G014AB59
, 2G014AC09
, 2G132AA20
, 2G132AB00
, 2G132AD15
, 2G132AE30
, 2G132AF02
, 2G132AG01
