特許
J-GLOBAL ID：201303019318017736
ROM装置及びその故障検出方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2012-065361
公開番号（公開出願番号）：特開2013-196739
出願日： 2012年03月22日
公開日（公表日）： 2013年09月30日
要約：
【課題】ビット干渉のテスト時間を短縮可能な技術を提供する。【解決手段】ROM装置は、テスト対象アドレスの非反転アドレスを出力するアドレス制御部2110と、複数のROMセルを備え、非反転アドレスのROMセルのデータを出力するメモリ部2130と、当該データを反転した反転データを出力するデータ選択部900と、反転データを記憶する出力記憶部1000とを具備する。アドレス制御部2110は反転アドレスを出力し、メモリ部2130は反転アドレスのROMセルのデータを出力し、データ選択部900は当該データを出力しない。アドレス制御部2110は非反転アドレスを出力し、メモリ部2130は非反転アドレスのROMセルのデータを出力し、データ選択部900は当該データを非反転データとして出力し、出力記憶部1000は非反転データを記憶する。非反転データはアドレスの期待値と比較される。【選択図】図2
請求項（抜粋）：
テスト対象のアドレスを反転しない非反転アドレスを出力するアドレス制御部と、
複数のROMセルを備え、前記非反転アドレスに対応するROMセルのデータを出力するメモリ部と、
当該データを反転した反転データを出力するデータ選択部と、
前記反転データを記憶する出力記憶部と
を具備し、
前記アドレス制御部は、更に、前記アドレスを反転した反転アドレスを出力し、
前記メモリ部は、更に、前記反転アドレスに対応するROMセルのデータを出力し、
前記データ選択部は、更に、当該データを出力せず、
前記アドレス制御部は、更に、前記非反転アドレスを出力し、
前記メモリ部は、更に、前記非反転アドレスに対応するROMセルのデータを出力し、
前記データ選択部は、更に、当該データを非反転データとして出力し、
前記出力記憶部は、更に、前記非反転データを記憶し、
前記非反転データが、前記アドレスのデータの期待値と比較される
ROM装置。
IPC (2件)：
FI (2件)：
G11C29/00 657T
, G11C29/00 673B
5L106AA07
, 5L106DD23
, 5L106FF05
