特許

J-GLOBAL ID：201303023960240659

多様に配置されたメモリ・コンポーネントからメモリ・オペレーションを調整する方法と装置

発明者： フレデリック・エイ・ウェア ,  エリー・ケイ・ツァーン ,  リチャード・イー・ペレゴ ,  クレイグ・イー・ハンペル
出願人/特許権者： ラムバス・インコーポレーテッド
代理人 (2件)： 稲葉 良幸 ,  大貫 敏史
公報種別：特許公報
出願番号（国際出願番号）：特願2012-203456
公開番号（公開出願番号）：特開2012-248225
特許番号：特許第5220221号
出願日： 2012年09月14日
公開日（公表日）： 2012年12月13日
請求項（抜粋）：

【請求項1】 タイミング信号を生成し、ダイナミック・ランダム・アクセスメモリコンポーネント(DRAM)を制御するメモリコントローラコンポーネントであって、 前記DRAMに対して、 前記タイミング信号の1つ以上のエッジで前記DRAMによりサンプリングされる書き込みデータであって、前記タイミング信号が前記メモリコントローラコンポーネントから前記DRAMへと伝播するための第1時間間隔を必要とする、書き込みデータ、 前記メモリコントローラコンポーネントから前記DRAMへと伝播する第2時間間隔を必要とする第1クロック信号、および 前記第1クロック信号の1つ以上のエッジで前記DRAMによりサンプリングされる、前記書き込みデータに関連付けられた書き込みコマンド、 を送出するための送出回路と、 前記送出回路内で送出タイミングを制御する調節回路であって、前記第1時間間隔と前記第2時間間隔との間の差異に基づいて、前記DRAMでの前記タイミング信号の立ち上がりエッジが前記DRAMでの前記第1クロック信号の立ち上がりエッジに整列するように、前記書き込みデータの送出タイミングおよび前記タイミング信号のタイミングを調節する調節回路と、 を含む、メモリコントローラコンポーネント。

IPC (2件)：

G06F 12/00 ( 200 6.01) ,  G06F 13/16 ( 200 6.01)

FI (3件)：

G06F 12/00 564 D ,  G06F 12/00 550 K ,  G06F 13/16 510 A