キャッシュメモリおよびその制御方法

発明者： ,
出願人/特許権者：
代理人 (2件)：稲本義雄 , 西川孝
公報種別：再公表公報
出願番号（国際出願番号）：JP2010068298
公開番号（公開出願番号）：WO2011-049051
出願日： 2010年10月19日
公開日（公表日）： 2011年04月28日
要約：

本発明は、キャッシュヒット率を低減させることなく、電力消費を低減させることができるキャッシュメモリおよびその制御方法に関する。 CAMサブタグアドレス抽出部22aは、タグアドレスよりCAMサブタグアドレスを抽出する。SRAMサブタグアドレス抽出部22bは、タグアドレスよりSRAMサブタグアドレスを抽出する。CAM51は、CAMサブタグアドレス同士の比較によりデータを検索する。比較検索部71は、検索されたタグアドレスのデータのうち、最近読み出された第1世代のデータについて、抽出されたSRAMサブタグアドレスと、SRAMに格納されたSRAMサブタグアドレスとの比較によりデータを検索する。出力部72は、比較検索部71により検索された、SRAMサブタグアドレスに対応付けて記憶されている第1世代のデータを要求に対する応答として出力する。本発明は、キャッシュメモリに適用することができる。

請求項（抜粋）：

連想度n(nは自然数)のCAM(Content Addressable Memory)とSRAM(Static Random Access Memory)とを有し、接続されるCPU(Central Processing Unit)より第1サブタグアドレスおよび第2サブタグアドレスとからなるタグアドレスを指定され、対応するデータを格納または読み出すキャッシュメモリであって、前記データを、読み出し要求された時期に応じて、少なくとも、最近読み出しが要求された第1世代と、前記最近ではない時期に読み出しが要求された第2世代とに分類し、前記CAMにて、前記第1サブタグアドレスを管理し、前記SRAMにて、前記第2サブタグアドレスを管理し、同一の前記第1サブタグアドレスに対し、複数の前記第2サブタグアドレスを対応付けることを容認することを特徴とするキャッシュメモリ。

IPC (2件)：

G06F 12/08 , G06F 12/12

FI (4件)：

G06F12/08 507Z , G06F12/08 511E , G06F12/08 579 , G06F12/12 551

Fターム (7件)：

5B005JJ13 , 5B005MM02 , 5B005MM03 , 5B005NN32 , 5B005PP03 , 5B005QQ02 , 5B005TT02

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