埋め込み型光半導体素子

発明者：
出願人/特許権者：
代理人 (3件)：高田守 , 高橋英樹 , 久野淑己
公報種別：公開公報
出願番号（国際出願番号）：特願2012-045099
公開番号（公開出願番号）：特開2013-182976
出願日： 2012年03月01日
公開日（公表日）： 2013年09月12日
要約：

【課題】電流ブロック層を流れるリーク電流を十分に低減する。【解決手段】p型InP基板1上にp型InPクラッド層2、活性層3、及びn型InPクラッド層4が順に積層され、これらはリッジ5を構成している。リッジ5の側部を電流ブロック層6が埋め込んでいる。リッジ5及び電流ブロック層6上にn型InPコンタクト層7が設けられている。電流ブロック層6は、p型InP基板1上に順に積層されたp型InP層8、RuドープInP層9、及びFeドープInP層10を有する。p型InP層8はリッジ5の側面と底面を覆う。RuドープInP層9は電子よりもホールを多くトラップし、FeドープInP層10はホールよりも電子を多くトラップする。RuドープInP層9とn型InPコンタクト層7の間にFeドープInP層10が配置されていて、RuドープInP層9がn型InPコンタクト層7と直接に接していない。【選択図】図1

請求項（抜粋）：

p型半導体基板と、前記p型半導体基板上に順に積層されたp型クラッド層、活性層、及びn型クラッド層を有するリッジと、前記リッジの側部を埋め込む電流ブロック層と、前記リッジ及び前記電流ブロック層上に設けられたn型コンタクト層とを備え、前記電流ブロック層は、前記p型半導体基板上に順に積層されたp型半導体層、ホールトラップ半絶縁性半導体層、及び電子トラップ半絶縁性半導体層を有し、前記p型半導体層は前記リッジの側面と底面を覆い、前記ホールトラップ半絶縁性半導体層は、電子よりもホールを多くトラップし、前記電子トラップ半絶縁性半導体層は、ホールよりも電子を多くトラップし、前記ホールトラップ半絶縁性半導体層と前記n型コンタクト層の間に前記電子トラップ半絶縁性半導体層が配置されていて、前記ホールトラップ半絶縁性半導体層が前記n型コンタクト層と直接に接していないことを特徴とする埋め込み型光半導体素子。

IPC (1件)：

H01S 5/223

FI (1件)：

H01S5/223

Fターム (10件)：

5F173AA26 , 5F173AA47 , 5F173AA48 , 5F173AF84 , 5F173AF98 , 5F173AH07 , 5F173AH14 , 5F173AJ23 , 5F173AJ30 , 5F173AR61

引用特許：

審査官引用 (7件)

特開平3-049282
特開平3-082184
特開平3-053582

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