特許
J-GLOBAL ID:201303026261838432
半導体装置およびその作製方法
発明者:
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2012-275222
公開番号(公開出願番号):特開2013-149963
出願日: 2012年12月18日
公開日(公表日): 2013年08月01日
要約:
【課題】微細なチャネル長のボトムゲート型トランジスタを作製する方法、およびそのトランジスタを提供する。【解決手段】ソース電極およびドレイン電極のチャネル形成領域に近接する部分を、他の部分より薄い構成にする微細なチャネル長のボトムゲート型トランジスタを創作した。また、ソース電極およびドレイン電極のチャネル形成領域に近接する部分を、他の部分より後の工程で形成することにより、チャネル長が微細なボトムゲート型トランジスタを作製することができる。【選択図】図1
請求項(抜粋):
絶縁表面上にゲート電極層を形成する工程と、
前記ゲート電極層の上に接するようにゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に接して、かつ前記ゲート電極層と重なるように、酸化物半導体層を形成する工程と、
前記酸化物半導体層の上に接して、かつ前記酸化物半導体層を覆うように、導電層を形成する工程と、
前記導電層の上に接し前記ゲート電極層を挟んで離間する、第1低抵抗材料層および第2低抵抗材料層を形成する工程と、
前記第1低抵抗材料層および前記第2低抵抗材料層ならびに前記導電層の上に接するように、第1保護層を形成する工程と、
前記第1保護層を平坦化する工程と、
平坦化した前記第1保護層の上に接するように、ハードマスク層を形成する工程と、
前記ハードマスク層の表面において、前記第1低抵抗材料層と前記第2低抵抗材料層の間で、かつ前記酸化物半導体層と重なる領域に、開口パターン部を有するレジストパターンを形成する工程と、
前記レジストパターンを用いて、前記ハードマスク層をエッチングして開口パターンを形成する工程と、
前記開口パターンを有するハードマスク層をマスクとして用いて、前記第1保護層を前記導電層が露出するまでエッチングする工程と、
前記開口パターンを有するハードマスク層と前記第1保護層をマスクとして用いて、前記導電層をエッチングして、第1導電層と第2導電層に分離して形成する工程と、
前記第1保護層の開口部を第2保護層で充填する工程と、を有する半導体装置の作製方法。
IPC (10件):
H01L 21/336
, H01L 29/786
, H01L 21/28
, H01L 29/417
, H01L 21/824
, H01L 27/108
, H01L 27/115
, H01L 29/788
, H01L 29/792
, H01L 27/105
FI (10件):
H01L29/78 616K
, H01L29/78 618B
, H01L29/78 616U
, H01L29/78 616T
, H01L21/28 301B
, H01L29/50 M
, H01L27/10 321
, H01L27/10 434
, H01L29/78 371
, H01L27/10 441
Fターム (139件):
4M104AA01
, 4M104AA03
, 4M104AA08
, 4M104AA09
, 4M104BB01
, 4M104BB02
, 4M104BB04
, 4M104BB14
, 4M104BB16
, 4M104BB18
, 4M104BB21
, 4M104BB40
, 4M104CC01
, 4M104DD37
, 4M104DD64
, 4M104DD65
, 4M104DD71
, 4M104DD91
, 4M104FF01
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, 4M104FF09
, 4M104FF11
, 4M104FF14
, 4M104FF17
, 4M104FF18
, 4M104FF26
, 4M104GG09
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, 5F110GG17
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, 5F110GG58
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, 5F110HM19
, 5F110NN03
, 5F110NN05
, 5F110NN22
, 5F110NN23
, 5F110NN40
, 5F110NN72
, 5F110NN74
, 5F110NN78
, 5F110QQ02
, 5F110QQ03
, 5F110QQ19
引用特許:
出願人引用 (7件)
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審査官引用 (7件)
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