特許
J-GLOBAL ID：201303026545930517
パルス発生回路
発明者：
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出願人/特許権者：
代理人 (3件)：
山川 政樹
, 山川 茂樹
, 小池 勇三
公報種別：公開公報
出願番号（国際出願番号）：特願2011-128021
公開番号（公開出願番号）：特開2012-257012
出願日： 2011年06月08日
公開日（公表日）： 2012年12月27日
要約：
【課題】入力信号にジッタが含まれていても安定した時間幅のパルスを出力する。【解決手段】パルス発生回路は、ゲートが入力端子2に接続され、ソースが電源電圧VDDに接続されたPMOSトランジスタQ1と、ゲートが入力端子2に接続され、ドレインがPMOSトランジスタQ1のドレインに接続され、ソースが出力端子3に接続されたNMOSトランジスタQ2と、一端が出力端子3に接続され、他端が接地電圧VSSに接続された負荷インピーダンスZout1とを有する。【選択図】 図7
請求項（抜粋）：
入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたPMOSトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが前記出力端子に接続されたNMOSトランジスタと、
一端が前記出力端子に接続され、他端が負側電源電圧に接続された負荷インピーダンスとを有することを特徴とするパルス発生回路。
IPC (2件)：
FI (2件)：
Fターム (4件)：
5J001AA05
, 5J001BB12
, 5J001CC00
, 5J001DD01
